JP2880880B2 - データマッピング方法 - Google Patents
データマッピング方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、並列計算機における仮
想プロセッサと物理プロセッサとの間のデータマッピン
グ方法に関する。
想プロセッサと物理プロセッサとの間のデータマッピン
グ方法に関する。
【０００２】
【従来の技術】高速の処理装置を多数並べた分散メモリ
型超並列計算機を実現し、効率的に動作させることがで
きれば、科学技術計算において劇的な性能向上を期待で
きる。分散メモリ型並列計算機で最大性能を引き出すた
めには、計算を分割し、なおかつプロセッシングエレメ
ント（以下、ＰＥと略記する）間の通信を最小化させる
必要がある。従って、プログラムの構造に適したデータ
のＰＥへの配置方法を選択することが重要である。
型超並列計算機を実現し、効率的に動作させることがで
きれば、科学技術計算において劇的な性能向上を期待で
きる。分散メモリ型並列計算機で最大性能を引き出すた
めには、計算を分割し、なおかつプロセッシングエレメ
ント（以下、ＰＥと略記する）間の通信を最小化させる
必要がある。従って、プログラムの構造に適したデータ
のＰＥへの配置方法を選択することが重要である。
【０００３】数値計算の分野では、Ｆｏｒｔｒａｎ言語
が広く使われており、特に並列計算機に対しては並列拡
張されたＦｏｒｔｒａｎ言語が考えられている。図９
は、このような並列Ｆｏｒｔｒａｎによるプログラム例
である。このプログラムは、長さ２０の２つの１次元配
列Ａ、Ｂを定義し、Ａの要素を右に１つづつ循環シフト
してＢに格納するものである。図中の行７０にあるＦＯ
ＲＡＬＬ文は並列実行を意味し、配列Ａの循環シフト
と、その結果の配列Ｂへの格納とが、要素ごとに並列に
実行される。並列プログラミングでは、図９で示した処
理やこれに類似した処理は度々現れ、基本的な処理パタ
ーンの一つである。
が広く使われており、特に並列計算機に対しては並列拡
張されたＦｏｒｔｒａｎ言語が考えられている。図９
は、このような並列Ｆｏｒｔｒａｎによるプログラム例
である。このプログラムは、長さ２０の２つの１次元配
列Ａ、Ｂを定義し、Ａの要素を右に１つづつ循環シフト
してＢに格納するものである。図中の行７０にあるＦＯ
ＲＡＬＬ文は並列実行を意味し、配列Ａの循環シフト
と、その結果の配列Ｂへの格納とが、要素ごとに並列に
実行される。並列プログラミングでは、図９で示した処
理やこれに類似した処理は度々現れ、基本的な処理パタ
ーンの一つである。
【０００４】上記プログラムによる並列実行を具体化す
るために、長さ２０の１次元の仮想プロセッサ配列Ｖ
(i) 、（ｉ＝０，１，…，１９）を定義し、配列データ
Ａ、Ｂを仮想プロセッサ配列にマッピングする。ここで
仮想プロセッサとは、プログラムの持つデータを通信距
離を導入して分割したとき、分割された各々のデータの
集合のことである。従って、同じ仮想プロセッサに属す
るデータの参照には通信を必要としないのでコストがか
からないが、異なる仮想プロセッサに属するデータの参
照には通信を必要とする可能性があるのでコストがかか
ると考える。今の場合、仮想プロセッサＶ(i) に、配列
データＡ(i) および配列データＢ(i) 、（ｉ＝０，１，
…，１９）を対応させる。図９のプログラムでは、１次
元の仮想プロセッサがリング状に結合されている、すな
わち１次元トーラス結合されていると考えると都合がよ
い。
るために、長さ２０の１次元の仮想プロセッサ配列Ｖ
(i) 、（ｉ＝０，１，…，１９）を定義し、配列データ
Ａ、Ｂを仮想プロセッサ配列にマッピングする。ここで
仮想プロセッサとは、プログラムの持つデータを通信距
離を導入して分割したとき、分割された各々のデータの
集合のことである。従って、同じ仮想プロセッサに属す
るデータの参照には通信を必要としないのでコストがか
からないが、異なる仮想プロセッサに属するデータの参
照には通信を必要とする可能性があるのでコストがかか
ると考える。今の場合、仮想プロセッサＶ(i) に、配列
データＡ(i) および配列データＢ(i) 、（ｉ＝０，１，
…，１９）を対応させる。図９のプログラムでは、１次
元の仮想プロセッサがリング状に結合されている、すな
わち１次元トーラス結合されていると考えると都合がよ
い。
【０００５】仮想プロセッサを物理プロセッサに割り当
てる方法として、従来からサイクリック分割法とブロッ
ク分割法が知られている。図１０は、２０個の１次元ト
ーラス結合された上記仮想プロセッサを、５個のＰＥか
らなる１次元物理プロセッサＰ'(0)〜Ｐ'(4)へサイクリ
ック分割する例である。この分割によって例えば物理プ
ロセッサＰ'(0)は、配列データＡ(0) 、Ａ(5) 、Ａ(1
0)、Ａ(15)、および、Ｂ(0) 、Ｂ(5) 、Ｂ(10)、Ｂ(15)
を持つことになる。
てる方法として、従来からサイクリック分割法とブロッ
ク分割法が知られている。図１０は、２０個の１次元ト
ーラス結合された上記仮想プロセッサを、５個のＰＥか
らなる１次元物理プロセッサＰ'(0)〜Ｐ'(4)へサイクリ
ック分割する例である。この分割によって例えば物理プ
ロセッサＰ'(0)は、配列データＡ(0) 、Ａ(5) 、Ａ(1
0)、Ａ(15)、および、Ｂ(0) 、Ｂ(5) 、Ｂ(10)、Ｂ(15)
を持つことになる。
【０００６】図１０において、物理プロセッサが実際に
１次元トーラス結合されている場合は問題ないが、物理
プロセッサＰ'(4)とＰ'(0)を結ぶ直接の結合が存在しな
い場合、Ｐ'(4)からＰ'(0)への通信は途中のＰ'(3)、
Ｐ'(2)、およびＰ'(1)を介して行うことになる。従っ
て、この場合にはＰＥ間通信に時間がかかることにな
る。
１次元トーラス結合されている場合は問題ないが、物理
プロセッサＰ'(4)とＰ'(0)を結ぶ直接の結合が存在しな
い場合、Ｐ'(4)からＰ'(0)への通信は途中のＰ'(3)、
Ｐ'(2)、およびＰ'(1)を介して行うことになる。従っ
て、この場合にはＰＥ間通信に時間がかかることにな
る。
【０００７】ここに、図９で示した並列Ｆｏｒｔｒａｎ
プログラムはグローバルな名前空間を持つ。すなわち、
配列Ａおよび配列Ｂが並列計算機全体に対して定義され
て、ＰＥ間の通信はデータ参照として表し、明示的な形
では記述しない。このプログラムを個々の物理プロセッ
サで実行するためには、物理プロセッサのローカルメモ
リ上のデータに対するプログラム、すなわちローカルな
名前空間を持つプログラムに変換しなければならない。
ローカル名前空間を持つプログラムでは他のＰＥとの通
信は送信関数ｓｅｎｄ（）および受信関数ｒｅｃｖ（）
を使って明示的に表現する。
プログラムはグローバルな名前空間を持つ。すなわち、
配列Ａおよび配列Ｂが並列計算機全体に対して定義され
て、ＰＥ間の通信はデータ参照として表し、明示的な形
では記述しない。このプログラムを個々の物理プロセッ
サで実行するためには、物理プロセッサのローカルメモ
リ上のデータに対するプログラム、すなわちローカルな
名前空間を持つプログラムに変換しなければならない。
ローカル名前空間を持つプログラムでは他のＰＥとの通
信は送信関数ｓｅｎｄ（）および受信関数ｒｅｃｖ（）
を使って明示的に表現する。
【０００８】図９のプログラムを前記サイクリック分割
法によるデータマッピングに従ってプログラム変換する
と、図１１のような物理ＰＥが直接実行できるプログラ
ムになる。個々の物理ＰＥに割り当てられた配列を、元
のグローバルな配列に対してローカルな配列という。図
１１において、ローカル配列はａ、ｂで表されている。
物理プロセッサＰ'(0)の場合、ローカル配列の要素ａ
[0] 、ａ[1] 、ａ[2] 、ａ[3] 、ｂ[0] 、ｂ[1] 、ｂ
[2] 、ｂ[3] には、各々グローバル配列の要素Ａ(0) 、
Ａ(5) 、Ａ(10)、Ａ(15)、Ｂ(0) 、Ｂ(5) 、Ｂ(10)、Ｂ
(15)が対応する。
法によるデータマッピングに従ってプログラム変換する
と、図１１のような物理ＰＥが直接実行できるプログラ
ムになる。個々の物理ＰＥに割り当てられた配列を、元
のグローバルな配列に対してローカルな配列という。図
１１において、ローカル配列はａ、ｂで表されている。
物理プロセッサＰ'(0)の場合、ローカル配列の要素ａ
[0] 、ａ[1] 、ａ[2] 、ａ[3] 、ｂ[0] 、ｂ[1] 、ｂ
[2] 、ｂ[3] には、各々グローバル配列の要素Ａ(0) 、
Ａ(5) 、Ａ(10)、Ａ(15)、Ｂ(0) 、Ｂ(5) 、Ｂ(10)、Ｂ
(15)が対応する。
【０００９】図１１のプログラムを実行させるために
は、プログラムを全ての物理ＰＥにコピーし、同時に実
行を開始させる。各々の物理ＰＥは、プログラムの実行
の先頭で図中の行７１によってプロセッサ番号を取得し
て変数ｐに格納する。その後の処理はプロセッサ番号の
値によって少しずつ異なる。
は、プログラムを全ての物理ＰＥにコピーし、同時に実
行を開始させる。各々の物理ＰＥは、プログラムの実行
の先頭で図中の行７１によってプロセッサ番号を取得し
て変数ｐに格納する。その後の処理はプロセッサ番号の
値によって少しずつ異なる。
【００１０】例えば、図中の行７２は、物理プロセッサ
Ｐ'(p)からＰ'(p+1)へのデータ送信であり、行７３は、
物理プロセッサＰ'(p)のＰ'(p-1)からのデータ受信であ
る。この場合、物理プロセッサのメモリバンド幅が十分
高いか、またはプロセッサ内のレジスタに対して直接デ
ータの送受信を行うなら、データ送信とデータ受信を同
時に実行することが可能である。従って、前記行の７２
のｓｅｎｄ関数は送信の終了を待たずに制御を戻し、次
のデータ受信である行７３のｒｅｃｖ関数の実行を開始
できる。以上により、前記送信および前記受信の実行時
間は、図８（ａ）におけるＴ´で示される。プロセッサ
間通信時間Ｔ´は可能な限り短くする必要があるが、こ
こで示した従来例では、これ以上短くすることはできな
い。
Ｐ'(p)からＰ'(p+1)へのデータ送信であり、行７３は、
物理プロセッサＰ'(p)のＰ'(p-1)からのデータ受信であ
る。この場合、物理プロセッサのメモリバンド幅が十分
高いか、またはプロセッサ内のレジスタに対して直接デ
ータの送受信を行うなら、データ送信とデータ受信を同
時に実行することが可能である。従って、前記行の７２
のｓｅｎｄ関数は送信の終了を待たずに制御を戻し、次
のデータ受信である行７３のｒｅｃｖ関数の実行を開始
できる。以上により、前記送信および前記受信の実行時
間は、図８（ａ）におけるＴ´で示される。プロセッサ
間通信時間Ｔ´は可能な限り短くする必要があるが、こ
こで示した従来例では、これ以上短くすることはできな
い。
【００１１】以上述べた従来例は１次元の場合である
が、多次元に拡張した場合も同様のことが言える。ま
た、科学技術計算、特に２次元領域や３次元領域上で偏
微分方程式を解く問題では周期境界条件がよく現れ、従
ってプロセッサ間通信が２次元または３次元のトーラス
接続に従って発生すると仮定すると都合がよい場合が多
い。あるいは、全要素の和を計算する等のグローバルな
演算を高速化するためにもトーラス接続は便利である。
が、多次元に拡張した場合も同様のことが言える。ま
た、科学技術計算、特に２次元領域や３次元領域上で偏
微分方程式を解く問題では周期境界条件がよく現れ、従
ってプロセッサ間通信が２次元または３次元のトーラス
接続に従って発生すると仮定すると都合がよい場合が多
い。あるいは、全要素の和を計算する等のグローバルな
演算を高速化するためにもトーラス接続は便利である。
【００１２】従来からよく知れらた並列計算機として、
ＰＥが物理的に２次元、または３次元の格子状に結合さ
れた並列計算機がある。そのような格子状に結合された
計算機は実装が容易であり、拡張性が高いという特徴が
ある。図１２は、２次元格子結合された並列計算機の例
である。このような並列計算機の上にトーラス結合され
た仮想プロセッサを、従来のサイクリックマッピングや
ブロックマッピング方法でマッピングすると、直接ＰＥ
間の接続のないＰ'(0,0)とＰ'(0,3)との間の通信が発生
し、このような通信は通信経路上のＰ'(0,1)、Ｐ'(0,2)
を介して行うことになる。一般に、ＰＥ間通信はＰＥ間
距離が大きい程時間がかかる。そして通信距離が長いと
その間の通信路を占有するため、他の通信を待たせる可
能性が高くなる。従って、すべてのＰＥが仮想的なトー
ラス接続に沿って一斉に隣接ＰＥと通信を行おうとする
と、距離の長い通信経路によって通信性能が抑えられる
ことになる。
ＰＥが物理的に２次元、または３次元の格子状に結合さ
れた並列計算機がある。そのような格子状に結合された
計算機は実装が容易であり、拡張性が高いという特徴が
ある。図１２は、２次元格子結合された並列計算機の例
である。このような並列計算機の上にトーラス結合され
た仮想プロセッサを、従来のサイクリックマッピングや
ブロックマッピング方法でマッピングすると、直接ＰＥ
間の接続のないＰ'(0,0)とＰ'(0,3)との間の通信が発生
し、このような通信は通信経路上のＰ'(0,1)、Ｐ'(0,2)
を介して行うことになる。一般に、ＰＥ間通信はＰＥ間
距離が大きい程時間がかかる。そして通信距離が長いと
その間の通信路を占有するため、他の通信を待たせる可
能性が高くなる。従って、すべてのＰＥが仮想的なトー
ラス接続に沿って一斉に隣接ＰＥと通信を行おうとする
と、距離の長い通信経路によって通信性能が抑えられる
ことになる。
【００１３】前記問題を解決するために、ＰＥ間を物理
的にトーラスネットワークで結合することが考えられ
る。この方法は、実行プログラムがトーラス結合された
プロセッサの全体を使う場合はよいが、通常この条件は
満足されない。その一つの例は、多数のＰＥから成る並
列計算機を空間的に分割し、分割された各々の並列計算
機をユーザに割り当てることによって、マルチユーザを
実現する場合である。図１３は、２次元トーラス接続さ
れた並列計算機上で、ユーザＡとユーザＢに各々空間分
割された並列計算機１３１と並列計算機１３２を割り当
てた例を示している。この場合、ユーザＡにおいてＰ'
(0,3)とＰ'(0,0)とが通信を行うためにトーラス接続を
利用するなら、通信メッセージは他のユーザＢの領域を
通過することになる。これは通信距離が長いという問題
の他に、異なるユーザのメッセージが混じり合うため、
他ユーザの誤ったメッセージ通信によって自分の正しい
プログラムの動作が妨げられる可能性が生じる。また異
なるユーザのメッセージが混じりあって互いに影響しあ
うことはプログラムのデバックを困難なものにする。も
しＰ'(0,3)とＰ'(0,0)の通信を自分の領域内だけで行う
なら、状況は前記図１２で述べた格子結合ネットワーク
の場合と同じであり、従来のマッピング方法では距離の
長い通信経路によって通信経路によって通信性能が劣化
する。
的にトーラスネットワークで結合することが考えられ
る。この方法は、実行プログラムがトーラス結合された
プロセッサの全体を使う場合はよいが、通常この条件は
満足されない。その一つの例は、多数のＰＥから成る並
列計算機を空間的に分割し、分割された各々の並列計算
機をユーザに割り当てることによって、マルチユーザを
実現する場合である。図１３は、２次元トーラス接続さ
れた並列計算機上で、ユーザＡとユーザＢに各々空間分
割された並列計算機１３１と並列計算機１３２を割り当
てた例を示している。この場合、ユーザＡにおいてＰ'
(0,3)とＰ'(0,0)とが通信を行うためにトーラス接続を
利用するなら、通信メッセージは他のユーザＢの領域を
通過することになる。これは通信距離が長いという問題
の他に、異なるユーザのメッセージが混じり合うため、
他ユーザの誤ったメッセージ通信によって自分の正しい
プログラムの動作が妨げられる可能性が生じる。また異
なるユーザのメッセージが混じりあって互いに影響しあ
うことはプログラムのデバックを困難なものにする。も
しＰ'(0,3)とＰ'(0,0)の通信を自分の領域内だけで行う
なら、状況は前記図１２で述べた格子結合ネットワーク
の場合と同じであり、従来のマッピング方法では距離の
長い通信経路によって通信経路によって通信性能が劣化
する。
【００１４】
【発明が解決しようとする課題】以上のように、従来の
データマッピング方法では、距離の長い通信経路が存在
するので、この通信経路によって通信性能が劣化すると
いう問題点があった。本発明は、上記問題点に鑑みてな
されたものであり、高速なプロセッシングエレメント間
通信を可能とするデータマッピング方法を提供すること
を目的とする。
データマッピング方法では、距離の長い通信経路が存在
するので、この通信経路によって通信性能が劣化すると
いう問題点があった。本発明は、上記問題点に鑑みてな
されたものであり、高速なプロセッシングエレメント間
通信を可能とするデータマッピング方法を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明（請求項１）は、
Ｎ個の座標軸の座標値の組で番号付けられる複数個の物
理プロセッサ（ただし、各座標軸の座標値の要素数は３
以上）と、Ｍ個（ただし、Ｍ≧Ｎ）の座標軸の座標値の
組で番号づけられる複数個の仮想プロセッサとの間で、
前記仮想プロセッサの前記Ｍ個の座標軸の内のＮ個をそ
れぞれ前記物理プロセッサのＮ個の座標軸のいずれかと
一対一に対応付けることによって、前記仮想プロセッサ
の持つデータを前記物理プロセッサのメモリに割り当て
るデータマッピング方法であって、対応付ける前記仮想
プロセッサの座標軸と前記物理プロセッサの座標軸との
組すべてについて、前記仮想プロセッサの座標軸の座標
値の要素数が前記物理プロセッサの対応する座標軸の座
標値の要素数の２倍以上になるように設定し、前記仮想
プロセッサの座標軸の座標値ｖを前記物理プロセッサの
対応する座標軸の座標値ｐに対応させた場合、前記仮想
プロセッサの前記座標軸の座標値ｖ＋１を前記物理プロ
セッサの前記対応する座標軸の座標値ｐ−１、ｐ、また
はｐ＋１に対応させるとともに、前記仮想プロセッサの
前記座標軸についてその座標値を最小のものから１づつ
増加させたとき、対応する前記物理プロセッサの前記座
標軸の座標値の作る数列が、単調増加する部分列と単調
減少する部分列とを交互に並べたものから構成され、か
つ、該数列に単調増加から単調減少へと切り替わる部分
が含まれる場合には該部分における最大値が該物理プロ
セッサの該座標軸の座標値の最大値に一致し、該数列に
単調減少から単調増加へと切り替わる部分が含まれる場
合には該部分における最小値が該物理プロセッサの該座
標軸の座標値の最小値に一致するものとなるように、対
応させることを特徴とする。本発明（請求項２）は、Ｎ
個の座標軸の座標値の組で番号付けられる複数個の物理
プロセッサ（ただし、各座標軸の座標値の要素数は３以
上）と、Ｎ個の座標軸の座標値の組で番号付けられる複
数個の仮想プロセッサとの間で、前記仮想プロセッサの
Ｎ個の座標軸をそれぞれ前記物理プロセッサのＮ個の座
標軸のいずれかと一対一に対応付けることによって、前
記仮想プロセッサの持つデータを前記物理プロセッサの
メモリに割り当てるデータマッピング方法であって、対
応付ける仮想プロセッサの座標軸と物理プロセッサの座
標軸との組すべてについて、仮想プロセッサの座標軸の
座標値の要素数が物理プロセッサの座標軸の座標値の要
素数の偶数倍になるように設定し、前記仮想プロセッサ
の各座標軸についてその座標値を最小のものから１づつ
増加させたとき、対応する前記物理プロセッサの座標軸
の座標値の作る数列が、該物理プロセッサの該座標軸の
座標値の最小値から最大値へ１づつ増加する部分列と最
大値から最小値へ１づつ減少する部分列とを交互に並べ
たものから構成されるように、前記仮想プロセッサの座
標値と前記物理プロセッサの座標値とを対応付けること
を特徴とする。
Ｎ個の座標軸の座標値の組で番号付けられる複数個の物
理プロセッサ（ただし、各座標軸の座標値の要素数は３
以上）と、Ｍ個（ただし、Ｍ≧Ｎ）の座標軸の座標値の
組で番号づけられる複数個の仮想プロセッサとの間で、
前記仮想プロセッサの前記Ｍ個の座標軸の内のＮ個をそ
れぞれ前記物理プロセッサのＮ個の座標軸のいずれかと
一対一に対応付けることによって、前記仮想プロセッサ
の持つデータを前記物理プロセッサのメモリに割り当て
るデータマッピング方法であって、対応付ける前記仮想
プロセッサの座標軸と前記物理プロセッサの座標軸との
組すべてについて、前記仮想プロセッサの座標軸の座標
値の要素数が前記物理プロセッサの対応する座標軸の座
標値の要素数の２倍以上になるように設定し、前記仮想
プロセッサの座標軸の座標値ｖを前記物理プロセッサの
対応する座標軸の座標値ｐに対応させた場合、前記仮想
プロセッサの前記座標軸の座標値ｖ＋１を前記物理プロ
セッサの前記対応する座標軸の座標値ｐ−１、ｐ、また
はｐ＋１に対応させるとともに、前記仮想プロセッサの
前記座標軸についてその座標値を最小のものから１づつ
増加させたとき、対応する前記物理プロセッサの前記座
標軸の座標値の作る数列が、単調増加する部分列と単調
減少する部分列とを交互に並べたものから構成され、か
つ、該数列に単調増加から単調減少へと切り替わる部分
が含まれる場合には該部分における最大値が該物理プロ
セッサの該座標軸の座標値の最大値に一致し、該数列に
単調減少から単調増加へと切り替わる部分が含まれる場
合には該部分における最小値が該物理プロセッサの該座
標軸の座標値の最小値に一致するものとなるように、対
応させることを特徴とする。本発明（請求項２）は、Ｎ
個の座標軸の座標値の組で番号付けられる複数個の物理
プロセッサ（ただし、各座標軸の座標値の要素数は３以
上）と、Ｎ個の座標軸の座標値の組で番号付けられる複
数個の仮想プロセッサとの間で、前記仮想プロセッサの
Ｎ個の座標軸をそれぞれ前記物理プロセッサのＮ個の座
標軸のいずれかと一対一に対応付けることによって、前
記仮想プロセッサの持つデータを前記物理プロセッサの
メモリに割り当てるデータマッピング方法であって、対
応付ける仮想プロセッサの座標軸と物理プロセッサの座
標軸との組すべてについて、仮想プロセッサの座標軸の
座標値の要素数が物理プロセッサの座標軸の座標値の要
素数の偶数倍になるように設定し、前記仮想プロセッサ
の各座標軸についてその座標値を最小のものから１づつ
増加させたとき、対応する前記物理プロセッサの座標軸
の座標値の作る数列が、該物理プロセッサの該座標軸の
座標値の最小値から最大値へ１づつ増加する部分列と最
大値から最小値へ１づつ減少する部分列とを交互に並べ
たものから構成されるように、前記仮想プロセッサの座
標値と前記物理プロセッサの座標値とを対応付けること
を特徴とする。
【００１６】
【作用】本発明では、トーラス結合された仮想プロセッ
サＶ(v0 ,v1 ，…,vM-1 ）を折り畳むようにトーラス結
合されていない物理プロセッサＰ(p0 ,p1 ，…,pN-1 ）
に割当てることによって、互いに隣接したすべての（あ
るいはｖ0 ，ｖM-1 間を除くすべての）仮想プロセッサ
を互いに隣接した物理プロセッサまたは同一の物理プロ
セッサに割当てることができる。
サＶ(v0 ,v1 ，…,vM-1 ）を折り畳むようにトーラス結
合されていない物理プロセッサＰ(p0 ,p1 ，…,pN-1 ）
に割当てることによって、互いに隣接したすべての（あ
るいはｖ0 ，ｖM-1 間を除くすべての）仮想プロセッサ
を互いに隣接した物理プロセッサまたは同一の物理プロ
セッサに割当てることができる。
【００１７】それゆえ、本発明のデータマッピング方法
によって、従来のデータマッピング方法を適用した場合
に存在していた両端の物理プロセッサ間の接続がなくな
り（あるいは高々１つとなり）、また、循環シフト通信
で右方向の通信と左方向の通信を同時に実行できるの
で、ＰＥ間通信の高速化を図ることができる。
によって、従来のデータマッピング方法を適用した場合
に存在していた両端の物理プロセッサ間の接続がなくな
り（あるいは高々１つとなり）、また、循環シフト通信
で右方向の通信と左方向の通信を同時に実行できるの
で、ＰＥ間通信の高速化を図ることができる。
【００１８】また、本発明によって隣接した物理プロセ
ッサ間でのみ通信を行うようにすれば、並列計算機を空
間的に分割し、分割された並列計算機の各々を異なるユ
ーザに割当てたとき、各ユーザは他のユーザとは分離し
た独立なトーラスネットワークを実現できる。
ッサ間でのみ通信を行うようにすれば、並列計算機を空
間的に分割し、分割された並列計算機の各々を異なるユ
ーザに割当てたとき、各ユーザは他のユーザとは分離し
た独立なトーラスネットワークを実現できる。
【００１９】さらに、本発明のデータマッピング方法に
従って、仮想プロセッサに対応してデータを分割された
クローバル名前空間のプログラムを、個々の物理プロセ
ッサが実行できるローカルな名前空間を持つプログラム
に変換したとき、従来のブロック分割やサイクリック分
割の場合にはない新しいプログラム最適化の機会が得ら
れ、ＰＥ間通信のさらなる高速化が可能になる。
従って、仮想プロセッサに対応してデータを分割された
クローバル名前空間のプログラムを、個々の物理プロセ
ッサが実行できるローカルな名前空間を持つプログラム
に変換したとき、従来のブロック分割やサイクリック分
割の場合にはない新しいプログラム最適化の機会が得ら
れ、ＰＥ間通信のさらなる高速化が可能になる。
【００２０】
【実施例】以下、図面を参照しながら、本発明の一実施
例について説明する。図１は、本発明に係る物理ＰＥ１
の構成図である。図１に示すように、この物理プロセッ
サ１は、メモリ２、中央演算処理部（以下、ＣＰＵと略
記する）４、および他の物理ＰＥと通信を行うために２
つの通信ポートＡ、Ｂを備える。
例について説明する。図１は、本発明に係る物理ＰＥ１
の構成図である。図１に示すように、この物理プロセッ
サ１は、メモリ２、中央演算処理部（以下、ＣＰＵと略
記する）４、および他の物理ＰＥと通信を行うために２
つの通信ポートＡ、Ｂを備える。
【００２１】通信ポートＡは、入力ポート１１と出力ポ
ート１２とから成り、同様に通信ポートＢは入力ポート
２１と出力ポート２２とから成る。この物理ＰＥ１の内
部で、これら入力ポート１１、２１および出力ポート１
２，２２はそれぞれ、レジスタまたは高速なメモリ１
３，２３，１４，２４に接続されている。従って、本実
施例のＰＥは、４つの入力／出力ポート１１，１２，１
３，１４を同時に動作させてデータ転送を行うことが可
能である。
ート１２とから成り、同様に通信ポートＢは入力ポート
２１と出力ポート２２とから成る。この物理ＰＥ１の内
部で、これら入力ポート１１、２１および出力ポート１
２，２２はそれぞれ、レジスタまたは高速なメモリ１
３，２３，１４，２４に接続されている。従って、本実
施例のＰＥは、４つの入力／出力ポート１１，１２，１
３，１４を同時に動作させてデータ転送を行うことが可
能である。
【００２２】図２は、前記物理ＰＥ１を１次元結合した
並列計算機の構成図である。すなわち、本発明の実施例
では、図１の物理ＰＥ１を図２に示すように１次元状に
接続する。１つの物理ＰＥの通信ポートＡの入力ポート
１１および出力ポート２２は、隣接する物理ＰＥの通信
ポートＢの出力ポート２２および入力ポート２１とそれ
ぞれ接続される。図に示されている通り本実施例では、
両端に位置するプロセッシングエレメントＰ(0) とＰ
(4) とを直接的には接続しない。従って、図１の物理Ｐ
Ｅ１を用いて構成した１次元並列計算機を複数結合して
より大きな１次元並列計算機に拡張することが容易であ
る。
並列計算機の構成図である。すなわち、本発明の実施例
では、図１の物理ＰＥ１を図２に示すように１次元状に
接続する。１つの物理ＰＥの通信ポートＡの入力ポート
１１および出力ポート２２は、隣接する物理ＰＥの通信
ポートＢの出力ポート２２および入力ポート２１とそれ
ぞれ接続される。図に示されている通り本実施例では、
両端に位置するプロセッシングエレメントＰ(0) とＰ
(4) とを直接的には接続しない。従って、図１の物理Ｐ
Ｅ１を用いて構成した１次元並列計算機を複数結合して
より大きな１次元並列計算機に拡張することが容易であ
る。
【００２３】次に、図３には、本発明のデータマッピン
グ方法に従って、２０個のトーラス結合された（ループ
状に結合された）１次元仮想プロセッサを、５個の物理
ＰＥからなる１次元物理プロセッサへ割り当てた例を示
す。
グ方法に従って、２０個のトーラス結合された（ループ
状に結合された）１次元仮想プロセッサを、５個の物理
ＰＥからなる１次元物理プロセッサへ割り当てた例を示
す。
【００２４】図３のように、まず、仮想プロセッサＶ
(0) を物理プロセッサＰ(0) に割り当てる。次に、仮想
プロセッサＶ(0) に隣接するＶ(1) を物理プロセッサＰ
(0) 隣接するＰ(1) に割り当てる。同様に、Ｖ(2) 〜Ｖ
(4) を、それぞれＰ(2) 〜Ｐ(4) に割り当てる。ここ
で、本発明では次の５つの仮想プロセッサＶ(5) 〜Ｖ
(9)を、折り畳むようにしてそれぞれ上記物理プロセッ
サＰ(4) 〜Ｐ(0) に割り当てる。同様に、Ｖ(10)〜Ｖ(1
4)をそれぞれＰ(0) 〜Ｐ(4) に、Ｖ(15)〜Ｖ(19)をそれ
ぞれＰ(4) 〜Ｐ(0) に割り当てる。
(0) を物理プロセッサＰ(0) に割り当てる。次に、仮想
プロセッサＶ(0) に隣接するＶ(1) を物理プロセッサＰ
(0) 隣接するＰ(1) に割り当てる。同様に、Ｖ(2) 〜Ｖ
(4) を、それぞれＰ(2) 〜Ｐ(4) に割り当てる。ここ
で、本発明では次の５つの仮想プロセッサＶ(5) 〜Ｖ
(9)を、折り畳むようにしてそれぞれ上記物理プロセッ
サＰ(4) 〜Ｐ(0) に割り当てる。同様に、Ｖ(10)〜Ｖ(1
4)をそれぞれＰ(0) 〜Ｐ(4) に、Ｖ(15)〜Ｖ(19)をそれ
ぞれＰ(4) 〜Ｐ(0) に割り当てる。
【００２５】これによって、互いに隣接する仮想プロセ
ッサを、すべて互いに隣接する物理プロセッサまたは同
一の物理プロセッサに割り当てることができる。この場
合、隣接する仮想プロセッサ間の通信はすべて、たかだ
か隣接する物理プロセッサ間の通信のみによって実行さ
れる。
ッサを、すべて互いに隣接する物理プロセッサまたは同
一の物理プロセッサに割り当てることができる。この場
合、隣接する仮想プロセッサ間の通信はすべて、たかだ
か隣接する物理プロセッサ間の通信のみによって実行さ
れる。
【００２６】また、本実施例のデータマッピング方法に
よって、例えば物理プロセッサＰ(0) のローカル配列の
要素ａ[0] 、ａ[1] 、ａ[2] 、ａ[3] 、ｂ[0] 、ｂ[1]
、ｂ[2] 、ｂ[3] には、グローバル配列の要素Ａ(0)
、Ａ(10)、Ａ(9) 、Ａ(19)、Ｂ(0) 、Ｂ(10)、Ｂ(9)
、Ｂ(19)を対応させる。他の物理プロセッサのローカ
ル配列もまた同様にグローバル配列の異なる部分が対応
する。
よって、例えば物理プロセッサＰ(0) のローカル配列の
要素ａ[0] 、ａ[1] 、ａ[2] 、ａ[3] 、ｂ[0] 、ｂ[1]
、ｂ[2] 、ｂ[3] には、グローバル配列の要素Ａ(0)
、Ａ(10)、Ａ(9) 、Ａ(19)、Ｂ(0) 、Ｂ(10)、Ｂ(9)
、Ｂ(19)を対応させる。他の物理プロセッサのローカ
ル配列もまた同様にグローバル配列の異なる部分が対応
する。
【００２７】図４は、図３のマッピングに対応して、前
述した図９の並列Ｆｏｒｔｒａｎによるプログラムを物
理ＰＥのプログラムに変換してものである。図９のプロ
グラムを実行するためには、予め図４のプログラムを図
２の全てのＰＥのメモリにコピーし、全物理ＰＥで同時
に前記プログラムを動作させる。
述した図９の並列Ｆｏｒｔｒａｎによるプログラムを物
理ＰＥのプログラムに変換してものである。図９のプロ
グラムを実行するためには、予め図４のプログラムを図
２の全てのＰＥのメモリにコピーし、全物理ＰＥで同時
に前記プログラムを動作させる。
【００２８】まず、各物理ＰＥはプログラムの実行の先
頭で図４の行３１によって自分のプロセッサ番号を取得
して変数ｐに格納する。その後の処理はプロセッサ番号
の値によって少しずつ異なる。
頭で図４の行３１によって自分のプロセッサ番号を取得
して変数ｐに格納する。その後の処理はプロセッサ番号
の値によって少しずつ異なる。
【００２９】通信の最も多いＰ(1) 〜Ｐ(3) の場合につ
いて説明すると、図中の行３２は、物理プロセッサＰ
(p) からＰ(p+1) へのデータ送信であり、行３３はＰ
(p) からＰ(p+1) へのデータ送信である。これら２つの
送信はそれぞれ、相手ＰＥが自分の左側のＰＥおよび右
側のＰＥである。従って、必要とする通信ポートが異な
るため、図１で述べたＰＥによって、前記２つの送信を
同時に実行することが可能である。図中の行３４はＰ
(p) のＰ(p+1) からのデータ受信であり、行３５はＰ
(p) からＰ(p-1) からのデータ受信である。これら２つ
のデータ受信も同じ理由により同時に実行することが可
能である。
いて説明すると、図中の行３２は、物理プロセッサＰ
(p) からＰ(p+1) へのデータ送信であり、行３３はＰ
(p) からＰ(p+1) へのデータ送信である。これら２つの
送信はそれぞれ、相手ＰＥが自分の左側のＰＥおよび右
側のＰＥである。従って、必要とする通信ポートが異な
るため、図１で述べたＰＥによって、前記２つの送信を
同時に実行することが可能である。図中の行３４はＰ
(p) のＰ(p+1) からのデータ受信であり、行３５はＰ
(p) からＰ(p-1) からのデータ受信である。これら２つ
のデータ受信も同じ理由により同時に実行することが可
能である。
【００３０】さらに、図１で述べた本発明のＰＥでは、
ＰＥ間の結合が全２重であるので、送信と受信とを同時
に実行可能であり、行３２〜３５に示される通信は、す
べて同時に実行可能である。
ＰＥ間の結合が全２重であるので、送信と受信とを同時
に実行可能であり、行３２〜３５に示される通信は、す
べて同時に実行可能である。
【００３１】また、本実施例による送信データおよび受
信データのサイズは、従来例である図１１の場合の半分
になる。従来例である図１１のプログラムの行７２，７
３に示されている通り、従来方法では長さ４のデータを
右側のＰＥに送信し、長さ４のデータを左側のＰＥから
受信する必要があった。一方、本発明の実施例に対応す
る図４のプログラムでは、図中の行３２〜３５に示され
ている通り、送信すべきデータのサイズは上記従来例の
半分の２で良いが、その代わり右側のＰＥと左側のＰＥ
に送信し、また長さ２のデータを右側のＰＥと左側のＰ
Ｅから受信する必要がある。しかしながら既に述べたよ
うに本発明の実施例では、右側への送信と左側への送信
は同時に実行可能であり、右側からの受信と左側からの
受信も同時に実行可能なのである。
信データのサイズは、従来例である図１１の場合の半分
になる。従来例である図１１のプログラムの行７２，７
３に示されている通り、従来方法では長さ４のデータを
右側のＰＥに送信し、長さ４のデータを左側のＰＥから
受信する必要があった。一方、本発明の実施例に対応す
る図４のプログラムでは、図中の行３２〜３５に示され
ている通り、送信すべきデータのサイズは上記従来例の
半分の２で良いが、その代わり右側のＰＥと左側のＰＥ
に送信し、また長さ２のデータを右側のＰＥと左側のＰ
Ｅから受信する必要がある。しかしながら既に述べたよ
うに本発明の実施例では、右側への送信と左側への送信
は同時に実行可能であり、右側からの受信と左側からの
受信も同時に実行可能なのである。
【００３２】図５は、図４のプログラムの動作を表すフ
ローチャートである。図４における行３２〜３５に示さ
れる通信はそれぞれ、図５におけるステップ４７〜５０
に対応する。図５において、まずステップ４７で示され
る左側ＰＥへの送信を実行する。そして、ステップ４７
の実行終了を待たずに制御を戻し、ステップ４８で示さ
れる右側のＰＥへの送信を実行する。同様に、ステップ
４８の実行終了を待たずにステップ４９で示される左側
ＰＥからの受信を実行し、ステップ４９の実行終了を待
たずに、ステップ５０で示される右側のＰＥからの受信
を実行する。従って、ステップ４７〜５０の各通信は、
実行時間が重なることになる。
ローチャートである。図４における行３２〜３５に示さ
れる通信はそれぞれ、図５におけるステップ４７〜５０
に対応する。図５において、まずステップ４７で示され
る左側ＰＥへの送信を実行する。そして、ステップ４７
の実行終了を待たずに制御を戻し、ステップ４８で示さ
れる右側のＰＥへの送信を実行する。同様に、ステップ
４８の実行終了を待たずにステップ４９で示される左側
ＰＥからの受信を実行し、ステップ４９の実行終了を待
たずに、ステップ５０で示される右側のＰＥからの受信
を実行する。従って、ステップ４７〜５０の各通信は、
実行時間が重なることになる。
【００３３】図８（ｂ）は、図５におけるステップ４７
〜５０の通信の実行時間を示したものである。これら
は、実行時間が重なってほぼ並列に動作し、全体の通信
時間がＴとなる。
〜５０の通信の実行時間を示したものである。これら
は、実行時間が重なってほぼ並列に動作し、全体の通信
時間がＴとなる。
【００３４】本実施例では転送すべきデータサイズが従
来例の半分になるが、そのかわりデータは左のＰＥと右
のＰＥの両方に転送しなければならない。しかし、左の
ＰＥへの転送と右のＰＥへの転送とは同時に実行可能で
ある。従って、全体として従来よりも転送時間を短くで
きるのである。
来例の半分になるが、そのかわりデータは左のＰＥと右
のＰＥの両方に転送しなければならない。しかし、左の
ＰＥへの転送と右のＰＥへの転送とは同時に実行可能で
ある。従って、全体として従来よりも転送時間を短くで
きるのである。
【００３５】以上により、本実施例によるデータ通信時
間Ｔは、従来例によるデータ転送時間Ｔ´のほぼ半分に
なる。なお、図４および図５において、Ｐ(0) およびＰ
(4) における処理内容および動作の流れは、以上の説明
によって当業者であれば容易に理解できるので、詳細な
説明は省略した。
間Ｔは、従来例によるデータ転送時間Ｔ´のほぼ半分に
なる。なお、図４および図５において、Ｐ(0) およびＰ
(4) における処理内容および動作の流れは、以上の説明
によって当業者であれば容易に理解できるので、詳細な
説明は省略した。
【００３６】ここに、上述した本発明の実施例では、２
０個の仮想プロセッサを５個の物理プロセッサにマッピ
ングするものであったので、マッピングは図３のように
規則的なもので実現できた。しかしながら、本発明は様
々な仮想プロセッサ数と物理プロセッサ数とに対して適
用可能である。例えば、１７個のトーラス結合された仮
想プロセッサを８個のトーラス結合されてない物理プロ
セッサにマッピングする場合にも本発明は適用可能であ
る。この場合のマッピングの一例を図６に示す。この例
でも隣接する仮想プロセッサは、隣接する物理プロセッ
サまたは同一の物理プロセッサにマッピングされてい
る。
０個の仮想プロセッサを５個の物理プロセッサにマッピ
ングするものであったので、マッピングは図３のように
規則的なもので実現できた。しかしながら、本発明は様
々な仮想プロセッサ数と物理プロセッサ数とに対して適
用可能である。例えば、１７個のトーラス結合された仮
想プロセッサを８個のトーラス結合されてない物理プロ
セッサにマッピングする場合にも本発明は適用可能であ
る。この場合のマッピングの一例を図６に示す。この例
でも隣接する仮想プロセッサは、隣接する物理プロセッ
サまたは同一の物理プロセッサにマッピングされてい
る。
【００３７】以上述べた本発明の実施例は１次元プロセ
ッサの場合であったが、本発明は１次元に限定されるも
のではなく、多次元のプロセッサ配列にも適応できる。
図７は２次元の仮想プロセッサのトーラスネットワーク
を物理プロセッサの２次元の格子ネットワークにマッピ
ングする例である。例えば、仮想プロセッサＶ(0,0)，
Ｖ(0,5) ，Ｖ(5,0) ，Ｖ(5,5) は、物理プロセッサＰ
(0,0) に割り当てられ、仮想プロセッサＶ(1,2) ，Ｖ
(1,3) ，Ｖ(4,2) ，Ｖ(4,3) は、物理プロセッサＰ(1,
2) に割り当てられる。図７のように、ここでも隣接す
る仮想プロセッサは、隣接する物理プロセッサまたは同
一の物理プロセッサにマッピングされている。すなわ
ち、本発明の実施によって２次元のトーラス結合された
仮想プロセッサがトーラスではない２次元格子結合され
た物理プロセッサにマッピングされた。また、同じ方法
は３次元トーラスに対しても適用できる。
ッサの場合であったが、本発明は１次元に限定されるも
のではなく、多次元のプロセッサ配列にも適応できる。
図７は２次元の仮想プロセッサのトーラスネットワーク
を物理プロセッサの２次元の格子ネットワークにマッピ
ングする例である。例えば、仮想プロセッサＶ(0,0)，
Ｖ(0,5) ，Ｖ(5,0) ，Ｖ(5,5) は、物理プロセッサＰ
(0,0) に割り当てられ、仮想プロセッサＶ(1,2) ，Ｖ
(1,3) ，Ｖ(4,2) ，Ｖ(4,3) は、物理プロセッサＰ(1,
2) に割り当てられる。図７のように、ここでも隣接す
る仮想プロセッサは、隣接する物理プロセッサまたは同
一の物理プロセッサにマッピングされている。すなわ
ち、本発明の実施によって２次元のトーラス結合された
仮想プロセッサがトーラスではない２次元格子結合され
た物理プロセッサにマッピングされた。また、同じ方法
は３次元トーラスに対しても適用できる。
【００３８】このように、本発明によれば多次元トーラ
ス結合された仮想プロセッサ配列を、トーラス結合され
てない多次元格子結合された物理プロセッサ配列上に、
隣接性を保ったマッピングが可能になる。従って本発明
によって、格子ネットワークにも関わらずトーラス結合
を想定したＰＥ間通信が高速に実行できる。
ス結合された仮想プロセッサ配列を、トーラス結合され
てない多次元格子結合された物理プロセッサ配列上に、
隣接性を保ったマッピングが可能になる。従って本発明
によって、格子ネットワークにも関わらずトーラス結合
を想定したＰＥ間通信が高速に実行できる。
【００３９】ここに、格子ネットワークは分割と拡張が
容易であり、この格子ネットワークの中の任意の部分格
子に仮想プロセッサのトーラスネットワークをマッピン
グできることは大きな利点である。
容易であり、この格子ネットワークの中の任意の部分格
子に仮想プロセッサのトーラスネットワークをマッピン
グできることは大きな利点である。
【００４０】さらに、例えば、物理プロセッサを空間的
に分割して、複数のユーザに割り当てるとき、他のユー
ザの領域に影響を与えずに、自分の領域である部分格子
上にトーラスネットワークを構築できる。従って、デー
タ通信におけるユーザ間の分離が可能になり、信頼性の
高いプログラミングとプログラム実行環境を実現するこ
とができる。
に分割して、複数のユーザに割り当てるとき、他のユー
ザの領域に影響を与えずに、自分の領域である部分格子
上にトーラスネットワークを構築できる。従って、デー
タ通信におけるユーザ間の分離が可能になり、信頼性の
高いプログラミングとプログラム実行環境を実現するこ
とができる。
【００４１】また、本発明によって並列プログラミング
においてよく現れる基本的な通信パターンにおいて、Ｐ
Ｅ間データ転送時間を従来よりも高速化することが可能
になる。
においてよく現れる基本的な通信パターンにおいて、Ｐ
Ｅ間データ転送時間を従来よりも高速化することが可能
になる。
【００４２】
【発明の効果】本発明によれば、トーラス結合された仮
想プロセッサ配列を、トーラス結合されていない物理プ
ロセッサ配列上に、隣接性を保ってマッピングすること
が可能になる。
想プロセッサ配列を、トーラス結合されていない物理プ
ロセッサ配列上に、隣接性を保ってマッピングすること
が可能になる。
【００４３】従って、本発明によって、格子ネットワー
クにも関わらずトーラス結合を想定したＰＥ間通信が高
速に実行できる。また、本発明によって、並列プログラ
ミング中によく現れる基本的な通信パターンにおいて、
ＰＥ間データ転送時間を従来よりも高速化することが可
能になる。また、本発明は上述した各実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。
クにも関わらずトーラス結合を想定したＰＥ間通信が高
速に実行できる。また、本発明によって、並列プログラ
ミング中によく現れる基本的な通信パターンにおいて、
ＰＥ間データ転送時間を従来よりも高速化することが可
能になる。また、本発明は上述した各実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。
【図１】本発明の一実施例に係る物理プロセッシングエ
レメントの構成図
レメントの構成図
【図２】本発明の一実施例に係る並列計算機の構成図
【図３】本発明の一実施例に係るデータマッピング方法
を示す図
を示す図
【図４】図３のデータマッピングに対応する物理プロセ
ッシングエレメントのプログラム
ッシングエレメントのプログラム
【図５】図４のプログラムのフローチャート
【図６】本発明を適用して１７個の仮想プロセッサを８
個の物理プロセッサにマッピングする方法を説明するた
めの図
個の物理プロセッサにマッピングする方法を説明するた
めの図
【図７】本発明の２次元トーラス結合された仮想プロセ
ッサに対する適用を説明するための図
ッサに対する適用を説明するための図
【図８】本発明の一実施例および従来例におけるデータ
転送時間を比較するための図
転送時間を比較するための図
【図９】並列Ｆｏｒｔｒａｎのプログラムの一例
【図１０】従来例のデータマッピング方法の一例を示す
図
図
【図１１】図１０の従来例に対応して図９のプログラム
から導かれた物理ＰＥのプログラム
から導かれた物理ＰＥのプログラム
【図１２】従来の単純な格子結合ネットワークを持つ並
列計算機の一例を示す図
列計算機の一例を示す図
【図１３】従来の２次元トーラスネットワークを空間分
割してマルチユーザを実現する一例を示す図
割してマルチユーザを実現する一例を示す図
１…物理プロセッサ ２…メモリ ４…中央演算処理部 １１，２１…入力ポート １２，２２…出力ポート １３，１４，２３，２４…レジスタまたは高速なメモリ Ｐ(0) 〜Ｐ(4) …物理プロセッサ Ｖ(0) 〜Ｖ(19)…仮想プロセッサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−139759（ＪＰ，Ａ) Ｈ．Ｙ．ＣＨＡＮＧ，Ｓ．ＵＴＫＵ, Ｍ．ＳＡＬＡＭＡ ａｎｄ Ｄ．ＲＡＰ Ｐ，”Ａ ｐａｒａｌｌｅｌ Ｈｏｕｓ ｅｈｏｌｄｅｒ ｔｒｉｄｉａｇｏｎａ ｌｉｚａｔｉｏｎ ｓｔｒａｔａｇｅｍ ｕｓｉｎｇ ｓｃａｔｔｅｒｅｄ ｓ ｑｕａｒｅ ｄｅｃｏｍｐｏｓｉｔｉｏ ｎ”，ＰＡＲＡＬＬＥＬ ＣＯＭＰＵＴ ＩＮＧ， ＶＯＬ．６，ＮＯ．３，ｐ. 297−311（1988) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 - 15/177 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】Ｎ個の座標軸の座標値の組で番号付けられ
る複数個の物理プロセッサ（ただし、各座標軸の座標値
の要素数は３以上）と、Ｍ個（ただし、Ｍ≧Ｎ）の座標
軸の座標値の組で番号づけられる複数個の仮想プロセッ
サとの間で、前記仮想プロセッサの前記Ｍ個の座標軸の
内のＮ個をそれぞれ前記物理プロセッサのＮ個の座標軸
のいずれかと一対一に対応付けることによって、前記仮
想プロセッサの持つデータを前記物理プロセッサのメモ
リに割り当てるデータマッピング方法であって、 対応付ける前記仮想プロセッサの座標軸と前記物理プロ
セッサの座標軸との組すべてについて、 前記仮想プロセッサの座標軸の座標値の要素数が前記物
理プロセッサの対応する座標軸の座標値の要素数の２倍
以上になるように設定し、 前記仮想プロセッサの座標軸の座標値ｖを前記物理プロ
セッサの対応する座標軸の座標値ｐに対応させた場合、
前記仮想プロセッサの前記座標軸の座標値ｖ＋１を前記
物理プロセッサの前記対応する座標軸の座標値ｐ−１、
ｐ、またはｐ＋１に対応させるとともに、 前記仮想プロセッサの前記座標軸についてその座標値を
最小のものから１づつ増加させたとき、対応する前記物
理プロセッサの前記座標軸の座標値の作る数列が、単調
増加する部分列と単調減少する部分列とを交互に並べた
ものから構成され、かつ、該数列に単調増加から単調減
少へと切り替わる部分が含まれる場合には該部分におけ
る最大値が該物理プロセッサの該座標軸の座標値の最大
値に一致し、該数列に単調減少から単調増加へと切り替
わる部分が含まれる場合には該部分における最小値が該
物理プロセッサの該座標軸の座標値の最小値に一致する
ものとなるように、対応させることを特徴とするデータ
マッピング方法。 - 【請求項２】Ｎ個の座標軸の座標値の組で番号付けられ
る複数個の物理プロセッサ（ただし、各座標軸の座標値
の要素数は３以上）と、Ｎ個の座標軸の座標値の組で番
号付けられる複数個の仮想プロセッサとの間で、前記仮
想プロセッサのＮ個の座標軸をそれぞれ前記物理プロセ
ッサのＮ個の座標軸のいずれかと一対一に対応付けるこ
とによって、前記仮想プロセッサの持つデータを前記物
理プロセッサのメモリに割り当てるデータマッピング方
法であって、 対応付ける仮想プロセッサの座標軸と物理プロセッサの
座標軸との組すべてについて、 仮想プロセッサの座標軸の座標値の要素数が物理プロセ
ッサの座標軸の座標値の要素数の偶数倍になるように設
定し、 前記仮想プロセッサの各座標軸についてその座標値を最
小のものから１づつ増加させたとき、対応する前記物理
プロセッサの座標軸の座標値の作る数列が、該物理プロ
セッサの該座標軸の座標値の最小値から最大値へ１づつ
増加する部分列と最大値から最小値へ１づつ減少する部
分列とを交互に並べたものから構成されるように、前記
仮想プロセッサの座標値と前記物理プロセッサの座標値
とを対応付けることを特徴とするデータマッピング方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203901A JP2880880B2 (ja) | 1993-08-18 | 1993-08-18 | データマッピング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203901A JP2880880B2 (ja) | 1993-08-18 | 1993-08-18 | データマッピング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0756870A JPH0756870A (ja) | 1995-03-03 |
| JP2880880B2 true JP2880880B2 (ja) | 1999-04-12 |
Family
ID=16481591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5203901A Expired - Lifetime JP2880880B2 (ja) | 1993-08-18 | 1993-08-18 | データマッピング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880880B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130191437A1 (en) * | 2010-10-01 | 2013-07-25 | Hitachi, Ltd. | Distributed processing system and method of node distribution in distributed processing system |
| JP6191401B2 (ja) * | 2013-11-01 | 2017-09-06 | 富士通株式会社 | 並列計算機システム、制御装置、並列計算機システムの制御方法及び制御装置の制御プログラム |
-
1993
- 1993-08-18 JP JP5203901A patent/JP2880880B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｈ．Ｙ．ＣＨＡＮＧ，Ｓ．ＵＴＫＵ，Ｍ．ＳＡＬＡＭＡ ａｎｄ Ｄ．ＲＡＰＰ，"Ａ ｐａｒａｌｌｅｌ Ｈｏｕｓｅｈｏｌｄｅｒ ｔｒｉｄｉａｇｏｎａｌｉｚａｔｉｏｎ ｓｔｒａｔａｇｅｍ ｕｓｉｎｇ ｓｃａｔｔｅｒｅｄ ｓｑｕａｒｅ ｄｅｃｏｍｐｏｓｉｔｉｏｎ"，ＰＡＲＡＬＬＥＬ ＣＯＭＰＵＴＩＮＧ， ＶＯＬ．６，ＮＯ．３，ｐ．２９７−３１１（１９８８） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756870A (ja) | 1995-03-03 |
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