JP2876914B2 - パケット交換装置におけるバッファ制御方式 - Google Patents
パケット交換装置におけるバッファ制御方式Info
- Publication number
- JP2876914B2 JP2876914B2 JP23792792A JP23792792A JP2876914B2 JP 2876914 B2 JP2876914 B2 JP 2876914B2 JP 23792792 A JP23792792 A JP 23792792A JP 23792792 A JP23792792 A JP 23792792A JP 2876914 B2 JP2876914 B2 JP 2876914B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- packet
- output
- output port
- packets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/102—Packet switching elements characterised by the switching fabric construction using shared medium, e.g. bus or ring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3027—Output queuing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパケット交換装置におけ
るバッファ制御方式に関する。
るバッファ制御方式に関する。
【０００２】
【従来の技術】音声、データ、画像等すべての情報をパ
ケット化し、大量かつ超高速に伝送、交換するために簡
略化したプロトコルを用いた超高速パケット交換装置へ
の関心が高い。このような超高速なパケット交換装置の
構成法に関する論文として、１９８８年電子通信学会交
換研究会ＳＳＥ８８−６０にて鈴木らにより発表された
「ＡＴＭ交換機アーキテクチャの検討」などがある。こ
の論文では、複数の入力ポートからのセルを時分割多重
して各出力ポートに転送し、各出力ポートにおいては、
所望のセルをＦＩＦＯ規則で管理されるバッファメモリ
へ格納する方式をとっている。
ケット化し、大量かつ超高速に伝送、交換するために簡
略化したプロトコルを用いた超高速パケット交換装置へ
の関心が高い。このような超高速なパケット交換装置の
構成法に関する論文として、１９８８年電子通信学会交
換研究会ＳＳＥ８８−６０にて鈴木らにより発表された
「ＡＴＭ交換機アーキテクチャの検討」などがある。こ
の論文では、複数の入力ポートからのセルを時分割多重
して各出力ポートに転送し、各出力ポートにおいては、
所望のセルをＦＩＦＯ規則で管理されるバッファメモリ
へ格納する方式をとっている。
【０００３】図８にその一例を示す。本図は４本の入力
ポート、４本の出力ポートを持つ場合を示す。本パケッ
ト交換装置は入力ポート６１０−１〜６１０−４から入
力されるパケットは直列並列変換器６２０−１〜６２０
−４で並列展開される。その後、並列展開されたパケッ
トは時分割多重バス６３０上に時分割多重される。アド
レスフィルタ６４０−１〜６４０−４は時分割多重バス
６３０上のパケットが持つアドレス情報を識別し、自ポ
ート宛ならば受信してＦＩＦＯバッファに蓄積し、そう
でなければ受信しない。受信パケットをこのＦＩＦＯバ
ッファから読み出すことによってパケットは出力ポート
６６０−１〜６６０−４に出力される。
ポート、４本の出力ポートを持つ場合を示す。本パケッ
ト交換装置は入力ポート６１０−１〜６１０−４から入
力されるパケットは直列並列変換器６２０−１〜６２０
−４で並列展開される。その後、並列展開されたパケッ
トは時分割多重バス６３０上に時分割多重される。アド
レスフィルタ６４０−１〜６４０−４は時分割多重バス
６３０上のパケットが持つアドレス情報を識別し、自ポ
ート宛ならば受信してＦＩＦＯバッファに蓄積し、そう
でなければ受信しない。受信パケットをこのＦＩＦＯバ
ッファから読み出すことによってパケットは出力ポート
６６０−１〜６６０−４に出力される。
【０００４】
【発明が解決しようとする課題】図８に示されるような
構成のパケット交換機では、同じタイムスロットでポー
ト＃１のバッファに４つのポートからのパケットが到着
することがあるが、出力は１タイムスロットにつき１つ
のパケットのみである。そのため、すべてのパケットが
出力ポートに出力されるまでには４タイムスロットの時
間がかかり、この間にポート＃１にパケットの到着があ
れば、ポート＃１のバッファに蓄積されるパケット数は
なかなか減らない。このような理由により、一般に出力
側にバッファを持つパケット交換機の場合、バッファに
は均等にパケットが蓄積されるのではなく、偏りが生じ
ることが知られている。そのため、各ポートのバッファ
は偏って多く蓄積された場合にも十分な廃棄率を満たす
ように多めに用意しなければならず、バッファが余分に
必要となる。
構成のパケット交換機では、同じタイムスロットでポー
ト＃１のバッファに４つのポートからのパケットが到着
することがあるが、出力は１タイムスロットにつき１つ
のパケットのみである。そのため、すべてのパケットが
出力ポートに出力されるまでには４タイムスロットの時
間がかかり、この間にポート＃１にパケットの到着があ
れば、ポート＃１のバッファに蓄積されるパケット数は
なかなか減らない。このような理由により、一般に出力
側にバッファを持つパケット交換機の場合、バッファに
は均等にパケットが蓄積されるのではなく、偏りが生じ
ることが知られている。そのため、各ポートのバッファ
は偏って多く蓄積された場合にも十分な廃棄率を満たす
ように多めに用意しなければならず、バッファが余分に
必要となる。
【０００５】
【課題を解決するための手段】前述の課題を解決するた
めに第１の発明は、複数の入力ポートから入力されたパ
ケットをマルチプレクスし、前記パケットに付与された
アドレス情報に基づき複数の出力ポート対応のバッファ
のいずれかに蓄積し、出力ポートへ出力する出力バッフ
ァ型のパケット交換装置において、各出力ポート毎に置
かれたアドレスフィルタと、前記各出力ポート毎に置か
れ前記アドレスフィルタから出力されるパケットを蓄積
するバッファと、複数のブロックに分割されブロック単
位で前記バッファに接続して用いる予備メモリと、前記
バッファに蓄積されたパケットの個数を監視し閾値を超
えた場合に前記予備メモリを前記バッファに接続し前記
バッファと前記予備メモリとが接続中は前記バッファの
パケットが出力される度に前記予備メモリ内の蓄積パケ
ットを前記バッファへ転送する制御回路とから構成され
る。
めに第１の発明は、複数の入力ポートから入力されたパ
ケットをマルチプレクスし、前記パケットに付与された
アドレス情報に基づき複数の出力ポート対応のバッファ
のいずれかに蓄積し、出力ポートへ出力する出力バッフ
ァ型のパケット交換装置において、各出力ポート毎に置
かれたアドレスフィルタと、前記各出力ポート毎に置か
れ前記アドレスフィルタから出力されるパケットを蓄積
するバッファと、複数のブロックに分割されブロック単
位で前記バッファに接続して用いる予備メモリと、前記
バッファに蓄積されたパケットの個数を監視し閾値を超
えた場合に前記予備メモリを前記バッファに接続し前記
バッファと前記予備メモリとが接続中は前記バッファの
パケットが出力される度に前記予備メモリ内の蓄積パケ
ットを前記バッファへ転送する制御回路とから構成され
る。
【０００６】第２の発明は、複数の入力ポートから入力
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、各出力ポー
ト毎に置かれたアドレスフィルタと、前記各出力ポート
毎に置かれ前記アドレスフィルタから出力されるパケッ
トを蓄積するバッファと、複数のブロックに分割されブ
ロック単位で前記バッファに接続して用いる予備メモリ
と、前記バッファに蓄積されたパケットの個数を監視し
閾値を超えた場合に前記予備メモリを前記バッファに接
続し前記バッファと前記予備メモリとが接続中は前記バ
ッファの蓄積パケットがなくなると前記予備メモリを前
記出力ポートへ接続し蓄積パケットを前記予備メモリか
ら出力する制御回路とから構成される。
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、各出力ポー
ト毎に置かれたアドレスフィルタと、前記各出力ポート
毎に置かれ前記アドレスフィルタから出力されるパケッ
トを蓄積するバッファと、複数のブロックに分割されブ
ロック単位で前記バッファに接続して用いる予備メモリ
と、前記バッファに蓄積されたパケットの個数を監視し
閾値を超えた場合に前記予備メモリを前記バッファに接
続し前記バッファと前記予備メモリとが接続中は前記バ
ッファの蓄積パケットがなくなると前記予備メモリを前
記出力ポートへ接続し蓄積パケットを前記予備メモリか
ら出力する制御回路とから構成される。
【０００７】第３の発明は、複数の入力ポートから入力
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、各出力ポー
ト毎に置かれたアドレスフィルタと、前記出力ポート対
応に設けられたバッファと、複数の予備のバッファから
なる予備バッファ群と、前記アドレスフィルタと前記バ
ッファとを接続する第１のスイッチ手段と、前記バッフ
ァと前記出力ポートとを接続する第２のスイッチ手段
と、前記バッファに蓄積されたパケットの個数を監視し
閾値を超えた場合に前記予備バッファ群中の前記予備の
バッファの割り当てを行ない前記バッファの蓄積パケッ
ト数により前記各出力ポートに前記予備のバッファを前
記第２のスイッチ手段を通して接続する制御回路とから
構成される。
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、各出力ポー
ト毎に置かれたアドレスフィルタと、前記出力ポート対
応に設けられたバッファと、複数の予備のバッファから
なる予備バッファ群と、前記アドレスフィルタと前記バ
ッファとを接続する第１のスイッチ手段と、前記バッフ
ァと前記出力ポートとを接続する第２のスイッチ手段
と、前記バッファに蓄積されたパケットの個数を監視し
閾値を超えた場合に前記予備バッファ群中の前記予備の
バッファの割り当てを行ない前記バッファの蓄積パケッ
ト数により前記各出力ポートに前記予備のバッファを前
記第２のスイッチ手段を通して接続する制御回路とから
構成される。
【０００８】第４の発明は、複数の入力ポートから入力
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、各出力ポー
ト毎に置かれたアドレスフィルタと、前記出力ポートの
数よりも多く設けられたバッファと、前記アドレスフィ
ルタと任意の前記バッファとを接続する第１のスイッチ
手段と、任意の前記バッファと前記出力ポートとを接続
する第２のスイッチ手段と、前記アドレスフィルタと前
記バッファと前記出力ポートとの接続および切替えを前
記第１のスイッチ手段および前記第２のスイッチ手段を
通して行ない前記バッファの蓄積パケット数により前記
各出力ポートに任意の１つ以上の前記バッファを前記第
２のスイッチ手段を通して接続する制御回路とから構成
される。
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、各出力ポー
ト毎に置かれたアドレスフィルタと、前記出力ポートの
数よりも多く設けられたバッファと、前記アドレスフィ
ルタと任意の前記バッファとを接続する第１のスイッチ
手段と、任意の前記バッファと前記出力ポートとを接続
する第２のスイッチ手段と、前記アドレスフィルタと前
記バッファと前記出力ポートとの接続および切替えを前
記第１のスイッチ手段および前記第２のスイッチ手段を
通して行ない前記バッファの蓄積パケット数により前記
各出力ポートに任意の１つ以上の前記バッファを前記第
２のスイッチ手段を通して接続する制御回路とから構成
される。
【０００９】第５の発明は、複数の入力ポートから入力
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、出力ポート
の数より多く設けられたアドレスフィルタと、前記アド
レスフィルタ対応のバッファと、前記バッファと前記出
力ポートとを接続するスイッチ手段と、前記アドレスフ
ィルタの管理を行ない前記バッファの蓄積パケット数に
より前記各出力ポートに任意の１つ以上の前記アドレス
フィルタと前記バッファとの組を前記スイッチ手段を通
して接続する制御回路とから構成される。
されたパケットをマルチプレクスし、前記パケットに付
与されたアドレス情報に基づき複数の出力ポート対応の
バッファのいずれかに蓄積し、出力ポートへ出力する出
力バッファ型のパケット交換装置において、出力ポート
の数より多く設けられたアドレスフィルタと、前記アド
レスフィルタ対応のバッファと、前記バッファと前記出
力ポートとを接続するスイッチ手段と、前記アドレスフ
ィルタの管理を行ない前記バッファの蓄積パケット数に
より前記各出力ポートに任意の１つ以上の前記アドレス
フィルタと前記バッファとの組を前記スイッチ手段を通
して接続する制御回路とから構成される。
【００１０】
【作用】本発明では、各バッファが共通に使用する予備
メモリを用意し、各バッファの蓄積パケット数が閾値を
超えた時、予備メモリを使用することによって、あらか
じめ各バッファが持っているバッファ量を削減する。
メモリを用意し、各バッファの蓄積パケット数が閾値を
超えた時、予備メモリを使用することによって、あらか
じめ各バッファが持っているバッファ量を削減する。
【００１１】
【実施例】図１は第１の発明によるパケット交換装置に
おけるバッファ制御方式の一実施例を示すブロック図で
ある。ここでは、４本の入力ポート及び４本の出力ポー
トを持つ場合を示している。
おけるバッファ制御方式の一実施例を示すブロック図で
ある。ここでは、４本の入力ポート及び４本の出力ポー
トを持つ場合を示している。
【００１２】本パケット交換装置は、パケットが入力さ
れる入力ポート１１０−１〜１１０−４と、各入力ポー
ト１１０−１〜１１０−４に接続され、パケットを並列
展開する直列並列変換器１２０−１〜１２０−４と、各
直列並列展開器１２０−１〜１２０−４の出力に接続さ
れた時分割多重バス１３０と、時分割多重バス１３０に
接続されアドレス情報を識別し該当アドレスを持つパケ
ットを受信するアドレスフィルタ１４０−１〜１４０−
４と、アドレスフィルタ１４０−１〜１４０−４よイパ
ケットを受信し蓄積するバッファ及び各バッファに蓄積
されているパケット数の監視と予備メモリとの接続制
御，管理を行なうバッファ部１５０−１〜１５０−４
と、バッファ部１５０−１〜１５０−４に接続されパケ
ットを出力する出力ポート１６０−１〜１６０−４と、
バッファ部１５０−１〜１５０−４に接続してバッファ
として使用する予備メモリ１７０と、バッファ部１５０
−１〜１５０−４から指示のあった時に予備メモリ１７
０をバッファ１５０−１〜１５０−４に接続する予備メ
モリ制御部１８０とから構成される。
れる入力ポート１１０−１〜１１０−４と、各入力ポー
ト１１０−１〜１１０−４に接続され、パケットを並列
展開する直列並列変換器１２０−１〜１２０−４と、各
直列並列展開器１２０−１〜１２０−４の出力に接続さ
れた時分割多重バス１３０と、時分割多重バス１３０に
接続されアドレス情報を識別し該当アドレスを持つパケ
ットを受信するアドレスフィルタ１４０−１〜１４０−
４と、アドレスフィルタ１４０−１〜１４０−４よイパ
ケットを受信し蓄積するバッファ及び各バッファに蓄積
されているパケット数の監視と予備メモリとの接続制
御，管理を行なうバッファ部１５０−１〜１５０−４
と、バッファ部１５０−１〜１５０−４に接続されパケ
ットを出力する出力ポート１６０−１〜１６０−４と、
バッファ部１５０−１〜１５０−４に接続してバッファ
として使用する予備メモリ１７０と、バッファ部１５０
−１〜１５０−４から指示のあった時に予備メモリ１７
０をバッファ１５０−１〜１５０−４に接続する予備メ
モリ制御部１８０とから構成される。
【００１３】図２にバッファ部１５０−１の構成を示
す。バッファ部１５０−１はアドレスフィルタから受け
取ったパケットを蓄積するバッファ１５１−１と、バッ
ファ１５１−１の蓄積パケット数を管理する蓄積パケッ
ト数カウンタ１５２−１と、バッファ容量と蓄積パケッ
ト数とを比較する比較部１５３−１と、予備メモリ１７
０を使用中か否かの管理及び比較部１５３−１における
比較結果より予備メモリ１７０の使用，解放の判断を行
なう接続制御部１５４−１と、アドレスフィルタ１４０
−１からのパケットを出力する先をバッファ１５１−１
か予備メモリ１７０かを切替えるスイッチ１５５−１と
から構成される。
す。バッファ部１５０−１はアドレスフィルタから受け
取ったパケットを蓄積するバッファ１５１−１と、バッ
ファ１５１−１の蓄積パケット数を管理する蓄積パケッ
ト数カウンタ１５２−１と、バッファ容量と蓄積パケッ
ト数とを比較する比較部１５３−１と、予備メモリ１７
０を使用中か否かの管理及び比較部１５３−１における
比較結果より予備メモリ１７０の使用，解放の判断を行
なう接続制御部１５４−１と、アドレスフィルタ１４０
−１からのパケットを出力する先をバッファ１５１−１
か予備メモリ１７０かを切替えるスイッチ１５５−１と
から構成される。
【００１４】予備メモリ１７０は複数のブロックに分割
されており、１度に複数のポートのバッファが使用でき
るようになっている。予備メモリ制御部１８０は予備メ
モリ１７０のブロックの先頭アドレスとそのブロックを
割り当てたバッファのポート番号とを管理しているアド
レス管理テーブルを保持している。バッファに予備メモ
リ１７０を割り当てるときは、割り当てたバッファのポ
ート番号を書き込み、またそれを解放するときにはその
番号を取り除くことにより、本アドレス管理テーブルを
更新する。
されており、１度に複数のポートのバッファが使用でき
るようになっている。予備メモリ制御部１８０は予備メ
モリ１７０のブロックの先頭アドレスとそのブロックを
割り当てたバッファのポート番号とを管理しているアド
レス管理テーブルを保持している。バッファに予備メモ
リ１７０を割り当てるときは、割り当てたバッファのポ
ート番号を書き込み、またそれを解放するときにはその
番号を取り除くことにより、本アドレス管理テーブルを
更新する。
【００１５】続いてこの実施例の動作を説明すると、入
力ポート＃４から出力ポート＃１行きのパケットの入力
があると、アドレスフィルタ１４０−１は＃１行きパケ
ットを受信し、蓄積パケット数カウンタ１４２−１を＋
１する。蓄積パケット数カウンタ１４２−１がバッファ
容量以下である場合は、スイッチ１５５−１においてア
ドレスフィルタ１４０−１の入力とバッファ１５１−１
を接続し、バッファ１５１−１へ入力パケットを蓄積す
る。蓄積パケット数がバッファ容量＋１の場合、接続制
御部１５４−１は予備メモリ制御部１８０へバッファ部
１５０−１と予備メモリ１７０の接続を要求する制御信
号を送信する。制御信号を受信した予備メモリ制御部１
８０は、予備メモリアドレス管理テーブルを参照し、割
り当てポートのマーキングがないブロックを検出し、ア
ドレス管理テーブルへポート＃１の番号を書き込むと同
時に、接続制御部１５４−１はスイッチ１５５−１を予
備メモリ１７０へ切替え、パケットを予備メモリへ蓄積
する。蓄積パケット数カウンタ１５２−１の値がバッフ
ァ容量以上の場合は、バッファ部１５０−１中のスイッ
チ１５５−１は予備メモリ１７０へ接続され、＃１のポ
ートへ入力されてくるパケットは予備メモリ管理部１５
４−１の制御の基に予備メモリ１７０へ蓄積される。予
備メモリ１７０へ蓄積されたパケットは、バッファ１５
１−１からパケットが出力される度に１つずつ取り出さ
れてバッファ１５１−１に蓄積される。蓄積パケット数
カウンタ１５２−１の値がバッファ容量以下になると、
予備メモリ接続管理部１５４−１は予備メモリ制御部１
８０へ予備メモリ１７０の解放を示す制御信号を送信す
る。予備メモリ制御部１８０はアドレス管理テーブルの
割当ポート番号を消去する。
力ポート＃４から出力ポート＃１行きのパケットの入力
があると、アドレスフィルタ１４０−１は＃１行きパケ
ットを受信し、蓄積パケット数カウンタ１４２−１を＋
１する。蓄積パケット数カウンタ１４２−１がバッファ
容量以下である場合は、スイッチ１５５−１においてア
ドレスフィルタ１４０−１の入力とバッファ１５１−１
を接続し、バッファ１５１−１へ入力パケットを蓄積す
る。蓄積パケット数がバッファ容量＋１の場合、接続制
御部１５４−１は予備メモリ制御部１８０へバッファ部
１５０−１と予備メモリ１７０の接続を要求する制御信
号を送信する。制御信号を受信した予備メモリ制御部１
８０は、予備メモリアドレス管理テーブルを参照し、割
り当てポートのマーキングがないブロックを検出し、ア
ドレス管理テーブルへポート＃１の番号を書き込むと同
時に、接続制御部１５４−１はスイッチ１５５−１を予
備メモリ１７０へ切替え、パケットを予備メモリへ蓄積
する。蓄積パケット数カウンタ１５２−１の値がバッフ
ァ容量以上の場合は、バッファ部１５０−１中のスイッ
チ１５５−１は予備メモリ１７０へ接続され、＃１のポ
ートへ入力されてくるパケットは予備メモリ管理部１５
４−１の制御の基に予備メモリ１７０へ蓄積される。予
備メモリ１７０へ蓄積されたパケットは、バッファ１５
１−１からパケットが出力される度に１つずつ取り出さ
れてバッファ１５１−１に蓄積される。蓄積パケット数
カウンタ１５２−１の値がバッファ容量以下になると、
予備メモリ接続管理部１５４−１は予備メモリ制御部１
８０へ予備メモリ１７０の解放を示す制御信号を送信す
る。予備メモリ制御部１８０はアドレス管理テーブルの
割当ポート番号を消去する。
【００１６】図３は第２の発明によるパケット交換装置
におけるバッファ制御方式の一実施例を示すブロック図
である。第１の発明では、予備メモリ１７０の出力はそ
れぞれの出力ポートに対応するバッファ部１５０−１〜
１５０−４へ接続されていたが、第２の発明では、予備
メモリ２７０の出力は出力ポート２６０−１〜２６０−
４へ接続されスイッチ２９０−１〜２９０−４によりバ
ッファ部２５０−１〜２５０−４からの出力と予備メモ
リ２７０からの出力とを切替えるようになっている。ス
イッチ２９０−１〜２９０−４の切替えは制御部２８０
により行なう。バッファ部２５０−１〜２５０−４の構
成は第１の発明と同様であり、バッファ部２５０−１は
アドレスフィルタから受け取ったパケットを蓄積するバ
ッファ（２５１−１）と、バッファ（２５１−１）の蓄
積パケット数を管理する蓄積パケット数カウンタ（２５
２−１）と、バッファ容量と蓄積パケット数とを比較す
る比較器（２５３−１）と、予備メモリ２７０を使用中
か否かの管理及び比較部（２５３−１）における比較結
果より予備メモリ２７０の使用，解放の判断を行なう接
続制御部（２５４−１）と、アドレスフィルタ２４０−
１からのパケットを出力する先をバッファ（２５１−
１）か予備メモリ２７０かを切替えるスイッチ（２５５
−１）とから構成される。
におけるバッファ制御方式の一実施例を示すブロック図
である。第１の発明では、予備メモリ１７０の出力はそ
れぞれの出力ポートに対応するバッファ部１５０−１〜
１５０−４へ接続されていたが、第２の発明では、予備
メモリ２７０の出力は出力ポート２６０−１〜２６０−
４へ接続されスイッチ２９０−１〜２９０−４によりバ
ッファ部２５０−１〜２５０−４からの出力と予備メモ
リ２７０からの出力とを切替えるようになっている。ス
イッチ２９０−１〜２９０−４の切替えは制御部２８０
により行なう。バッファ部２５０−１〜２５０−４の構
成は第１の発明と同様であり、バッファ部２５０−１は
アドレスフィルタから受け取ったパケットを蓄積するバ
ッファ（２５１−１）と、バッファ（２５１−１）の蓄
積パケット数を管理する蓄積パケット数カウンタ（２５
２−１）と、バッファ容量と蓄積パケット数とを比較す
る比較器（２５３−１）と、予備メモリ２７０を使用中
か否かの管理及び比較部（２５３−１）における比較結
果より予備メモリ２７０の使用，解放の判断を行なう接
続制御部（２５４−１）と、アドレスフィルタ２４０−
１からのパケットを出力する先をバッファ（２５１−
１）か予備メモリ２７０かを切替えるスイッチ（２５５
−１）とから構成される。
【００１７】続いてこの実施例の動作を説明する。第１
の発明の実施例と同様に＃４の入力ポートから＃１の出
力ポート宛のパケットが入力されたものとする。バッフ
ァ（２５１−１）がバッファ容量以上になり、予備メモ
リ２７０が接続されたものとする。接続の手順は第１の
発明の実施例と同様に行なう。出力ポート２６０−１か
らパケットの出力があると、バッファ（２５１−１）か
らパケットが出力されるが、第１の発明とは異なりバッ
ファ（２５１−１）に空きが生じても予備メモリ２７０
からのパケットの転送は行なわない。バッファ（２５１
−１）の蓄積パケットが空になるまで、接続制御部（２
５４−１）はポート＃１宛のパケットを予備メモリ２７
０に蓄積するように、スイッチ（２５５−１）によりア
ドレスフィルタ２４０−１の入力と予備メモリ２７０と
接続する。バッファ（２５１−１）の蓄積パケットが空
になると、制御部２８０はスイッチ２９０−１を切替
え、予備メモリ２７０と出力ポート２６０−１とを接続
し、予備メモリ２７０からパケットを出力する。同時
に、入力側はスイッチ（２５５−１）をバッファ（２５
１−１）側へ切替え、入力パケットはバッファ（２５１
−１）に蓄積する。制御部２８０は、予備メモリ２７０
の使用ブロックが空になった時点でアドレス管理テーブ
ルを書き換えて予備メモリ２７０を解放する。
の発明の実施例と同様に＃４の入力ポートから＃１の出
力ポート宛のパケットが入力されたものとする。バッフ
ァ（２５１−１）がバッファ容量以上になり、予備メモ
リ２７０が接続されたものとする。接続の手順は第１の
発明の実施例と同様に行なう。出力ポート２６０−１か
らパケットの出力があると、バッファ（２５１−１）か
らパケットが出力されるが、第１の発明とは異なりバッ
ファ（２５１−１）に空きが生じても予備メモリ２７０
からのパケットの転送は行なわない。バッファ（２５１
−１）の蓄積パケットが空になるまで、接続制御部（２
５４−１）はポート＃１宛のパケットを予備メモリ２７
０に蓄積するように、スイッチ（２５５−１）によりア
ドレスフィルタ２４０−１の入力と予備メモリ２７０と
接続する。バッファ（２５１−１）の蓄積パケットが空
になると、制御部２８０はスイッチ２９０−１を切替
え、予備メモリ２７０と出力ポート２６０−１とを接続
し、予備メモリ２７０からパケットを出力する。同時
に、入力側はスイッチ（２５５−１）をバッファ（２５
１−１）側へ切替え、入力パケットはバッファ（２５１
−１）に蓄積する。制御部２８０は、予備メモリ２７０
の使用ブロックが空になった時点でアドレス管理テーブ
ルを書き換えて予備メモリ２７０を解放する。
【００１８】図４は第３の発明によるパケット交換装置
におけるバッファ制御方式の一実施例を示すブロック図
である。第１，第２の発明では、予備のバッファとして
各ポートが共通で使用する予備メモリを設けたが、第３
の発明では、各出力ポート対応のバッファと同様の予備
のバッファを余分に設ける。各出力ポート対応のバッフ
ァの集合を正規バッファ群，予備のバッファの集合を予
備バッファ群とする。本実施例では、予備バッファ群の
バッファを２つ設けた場合を示す。本パケット交換装置
は、パケットが入力される入力ポート３１０−１〜３１
０−４と、各入力ポート３１０−１〜３１０−４に接続
されパケットを並列展開する直列並列変換器３２０−１
〜３２０−４と、各直列並列変換器３２０−１〜３２０
−４の出力に接続された時分割多重バス３３０と、アド
レス情報を識別し該当アドレスを持つパケットを受信す
るアドレスフィルタ３４０−１〜３４０−４と、アドレ
スフィルタ３４０−１〜３４０−４の出力をバッファ部
３５０−１〜３５０−４または予備バッファ部３５１−
１〜３５１−４のいずれかに接続するスイッチ３９１
と、スイッチ３９１に接続され受信したパケットを蓄積
するバッファ部３５０−１〜３５０−４及び予備バッフ
ァ部３５１−１〜３５１−２と、バッファ部３５０−１
〜３５０−４もしくは予備バッファ部３５５−１〜３５
５−２に接続されバッファ部３５０−１〜３５０−４も
しくは予備バッファ部３５５−１〜３５５−２の出力を
出力ポート３６０−１〜３６０−４のいずれかに接続す
るスイッチ３９２と、出力ポート３６０−１〜３６０−
４と、スイッチ３９１，３９２の切替を行なう制御部３
８０とから構成される。
におけるバッファ制御方式の一実施例を示すブロック図
である。第１，第２の発明では、予備のバッファとして
各ポートが共通で使用する予備メモリを設けたが、第３
の発明では、各出力ポート対応のバッファと同様の予備
のバッファを余分に設ける。各出力ポート対応のバッフ
ァの集合を正規バッファ群，予備のバッファの集合を予
備バッファ群とする。本実施例では、予備バッファ群の
バッファを２つ設けた場合を示す。本パケット交換装置
は、パケットが入力される入力ポート３１０−１〜３１
０−４と、各入力ポート３１０−１〜３１０−４に接続
されパケットを並列展開する直列並列変換器３２０−１
〜３２０−４と、各直列並列変換器３２０−１〜３２０
−４の出力に接続された時分割多重バス３３０と、アド
レス情報を識別し該当アドレスを持つパケットを受信す
るアドレスフィルタ３４０−１〜３４０−４と、アドレ
スフィルタ３４０−１〜３４０−４の出力をバッファ部
３５０−１〜３５０−４または予備バッファ部３５１−
１〜３５１−４のいずれかに接続するスイッチ３９１
と、スイッチ３９１に接続され受信したパケットを蓄積
するバッファ部３５０−１〜３５０−４及び予備バッフ
ァ部３５１−１〜３５１−２と、バッファ部３５０−１
〜３５０−４もしくは予備バッファ部３５５−１〜３５
５−２に接続されバッファ部３５０−１〜３５０−４も
しくは予備バッファ部３５５−１〜３５５−２の出力を
出力ポート３６０−１〜３６０−４のいずれかに接続す
るスイッチ３９２と、出力ポート３６０−１〜３６０−
４と、スイッチ３９１，３９２の切替を行なう制御部３
８０とから構成される。
【００１９】図５は図４中のバッファ部３５０−１の構
成を示すブロック図である。バッファ部３５０−１はバ
ッファ３５１−１と、蓄積パケット数カウンタ３５２−
１と、蓄積パケット数カウンタ３５２−１と、バッファ
容量との比較を行なう比較部３５３−１と、予備バッフ
ァとの接続制御を行なう接続制御部３５４−１とから構
成される。
成を示すブロック図である。バッファ部３５０−１はバ
ッファ３５１−１と、蓄積パケット数カウンタ３５２−
１と、蓄積パケット数カウンタ３５２−１と、バッファ
容量との比較を行なう比較部３５３−１と、予備バッフ
ァとの接続制御を行なう接続制御部３５４−１とから構
成される。
【００２０】制御部３８０は予備バッファ群３５５のバ
ッファ３５５−１〜３５５−２の使用状態を管理する管
理テーブルを保持している。正規バッファ群３５０中の
バッファ３５０−１〜３５０−４は各々アドレスフィル
タ３４０−１〜３４０−４及び出力ポート３６０−１〜
３６０−４に対応している。スイッチ３９１，スイッチ
３９２は不完全マトリクススイッチであり、スイッチ３
９１はアドレスフィルタ３４０−１〜３４０−４からの
出力をポート番号に対応している正規バッファ群３５０
中のバッファ部３５０−１〜３５０−４もしくは予備バ
ッファ群３５５中のバッファ部３５５−１〜３５５−２
に制御部３８０の制御に基づき接続する。
ッファ３５５−１〜３５５−２の使用状態を管理する管
理テーブルを保持している。正規バッファ群３５０中の
バッファ３５０−１〜３５０−４は各々アドレスフィル
タ３４０−１〜３４０−４及び出力ポート３６０−１〜
３６０−４に対応している。スイッチ３９１，スイッチ
３９２は不完全マトリクススイッチであり、スイッチ３
９１はアドレスフィルタ３４０−１〜３４０−４からの
出力をポート番号に対応している正規バッファ群３５０
中のバッファ部３５０−１〜３５０−４もしくは予備バ
ッファ群３５５中のバッファ部３５５−１〜３５５−２
に制御部３８０の制御に基づき接続する。
【００２１】バッファ部３５０−１の蓄積パケット数が
バッファ容量−１である時に入力ポート＃４から出力ポ
ート＃１宛のパケットの入力があったものとする。この
時、スイッチ３９１はアドレスフィルタ３４０−１の出
力とバッファ部３５０−１とを接続しており、スイッチ
３９２はバッファ部３５０−１と出力ポート３６０−１
とを接続している。入力パケットはバッファ部３５０−
１中のバッファ３５１−１に蓄積される。蓄積パケット
数カウンタ３５３−１の値は＋１され、バッファ容量と
等しくなるため、接続制御部３５４−１は予備バッファ
の接続を要求する制御信号を制御部３８０へ送信する。
制御信号を受信した制御部３８０は管理テーブルを参照
し、予備バッファ群３５１中の未使用の予備バッファ部
３５５−１をポート＃１に割り当て、テーブルに書き込
むと同時にスイッチ３９１を切替え、アドレスフィルタ
３４０−１と予備バッファ部３５５−１とを接続する。
次に出力ポート＃１宛に送信されるパケットは予備バッ
ファ部３５５−１へ蓄積される。その後、バッファ部３
５０−１が空になるまでは、ポート＃１へのパケットは
すべて予備バッファ部３５５−１へ蓄積される。バッフ
ァ３５１−１が空になると、バッファ部３５０−１中の
接続制御部３５３−１は、制御部３８０にバッファ３５
１−１が空になったことを示す制御信号を送出する。制
御部３８０はポート＃１に対する接続を入力は正規バッ
ファ３５０側に切替え、アドレスフィルタ３４０−１と
バッファ部３５０−１とを接続し、出力側は予備バッフ
ァ部３５１−１と出力ポート３６０−１とを接続する。
予備バッファ部３５５−１中のパケットがなくなった時
点で予備バッファ部３５１−１を解放し、管理テーブル
を書き換え、予備バッファ部３５５−１のポート＃１の
割当を消去する。なお、この実施例では、不完全マトリ
クススイッチ３９１，３９２で切替を行なっているが、
これらをバスにすることも考えられる。
バッファ容量−１である時に入力ポート＃４から出力ポ
ート＃１宛のパケットの入力があったものとする。この
時、スイッチ３９１はアドレスフィルタ３４０−１の出
力とバッファ部３５０−１とを接続しており、スイッチ
３９２はバッファ部３５０−１と出力ポート３６０−１
とを接続している。入力パケットはバッファ部３５０−
１中のバッファ３５１−１に蓄積される。蓄積パケット
数カウンタ３５３−１の値は＋１され、バッファ容量と
等しくなるため、接続制御部３５４−１は予備バッファ
の接続を要求する制御信号を制御部３８０へ送信する。
制御信号を受信した制御部３８０は管理テーブルを参照
し、予備バッファ群３５１中の未使用の予備バッファ部
３５５−１をポート＃１に割り当て、テーブルに書き込
むと同時にスイッチ３９１を切替え、アドレスフィルタ
３４０−１と予備バッファ部３５５−１とを接続する。
次に出力ポート＃１宛に送信されるパケットは予備バッ
ファ部３５５−１へ蓄積される。その後、バッファ部３
５０−１が空になるまでは、ポート＃１へのパケットは
すべて予備バッファ部３５５−１へ蓄積される。バッフ
ァ３５１−１が空になると、バッファ部３５０−１中の
接続制御部３５３−１は、制御部３８０にバッファ３５
１−１が空になったことを示す制御信号を送出する。制
御部３８０はポート＃１に対する接続を入力は正規バッ
ファ３５０側に切替え、アドレスフィルタ３４０−１と
バッファ部３５０−１とを接続し、出力側は予備バッフ
ァ部３５１−１と出力ポート３６０−１とを接続する。
予備バッファ部３５５−１中のパケットがなくなった時
点で予備バッファ部３５１−１を解放し、管理テーブル
を書き換え、予備バッファ部３５５−１のポート＃１の
割当を消去する。なお、この実施例では、不完全マトリ
クススイッチ３９１，３９２で切替を行なっているが、
これらをバスにすることも考えられる。
【００２２】図６は第４の発明によるパケット交換装置
におけるバッファ制御方式の一実施例を示すブロック図
である。第３の発明では、スイッチが不完全マトリクス
スイッチであり、アドレスフィルタの出力は、正規バッ
ファ群中のバッファが一杯だった場合に予備バッファ群
のバッファに出力されることになっていたが、第４の発
明では、バッファには区別がなく、スイッチは完全マト
リクススイッチであり、制御部の制御によりアドレスフ
ィルタの出力はバッファのいずれにも接続される可能性
がある。したがって、制御部は予備バッファの接続管理
のみを行なっていた第３の発明と異なり、全バッファの
接続管理を行なう。バッファ部の構成は第３の発明と同
様であり、バッファ部４５０−１はバッファ（４５１−
１）と、蓄積パケット数カウンタ（４５２−１）と、蓄
積パケット数カウンタ（４５２−１）とバッファ容量と
の比較を行なう比較部（４５３−１）と、バッファ部４
５０−１の状態を制御部４８０に知らせる接続制御部
（４５４−１）とから構成される。制御部４８０はバッ
ファとポート番号との対応を管理する管理テーブルを持
っている。
におけるバッファ制御方式の一実施例を示すブロック図
である。第３の発明では、スイッチが不完全マトリクス
スイッチであり、アドレスフィルタの出力は、正規バッ
ファ群中のバッファが一杯だった場合に予備バッファ群
のバッファに出力されることになっていたが、第４の発
明では、バッファには区別がなく、スイッチは完全マト
リクススイッチであり、制御部の制御によりアドレスフ
ィルタの出力はバッファのいずれにも接続される可能性
がある。したがって、制御部は予備バッファの接続管理
のみを行なっていた第３の発明と異なり、全バッファの
接続管理を行なう。バッファ部の構成は第３の発明と同
様であり、バッファ部４５０−１はバッファ（４５１−
１）と、蓄積パケット数カウンタ（４５２−１）と、蓄
積パケット数カウンタ（４５２−１）とバッファ容量と
の比較を行なう比較部（４５３−１）と、バッファ部４
５０−１の状態を制御部４８０に知らせる接続制御部
（４５４−１）とから構成される。制御部４８０はバッ
ファとポート番号との対応を管理する管理テーブルを持
っている。
【００２３】入力ポート＃４から出力ポート＃１宛のパ
ケットの出力があり、スイッチ４９１においてアドレス
フィルタ４４０−１とバッファ部４５０−２とが接続さ
れ、スイッチ４９２においてバッファ部４５０−２と出
力ポート４６０−１とが接続されているものとする。入
力パケットはバッファ（４５１−２）に蓄積される。蓄
積パケット数カウンタ（４５２−２）の値が＋１され、
バッファ容量と等しくなると、バッファ部４５０−２内
の接続制御部（４５４−２）は制御部４８０に次のバッ
ファの接続を要求する制御信号を送出する。制御部４８
０は管理テーブルを参照し、未使用のバッファ部４５０
−５をポート＃１に割り当て管理テーブルに書き込むと
同時に、スイッチ４９１を切替えてアドレスフィルタ４
４０−１とバッファ部４５０−５とを接続する。バッフ
ァ（４５１−２）が空になると、接続制御部（４５４−
２）はバッファの切り離しを要求する制御信号を制御部
４８０へ送出し、制御部４８０は管理テーブルを書き換
えてバッファ部４５０−２の割り当てポート番号を消去
するとともに、スイッチ４９２を切替えてバッファ部４
５０−５と出力ポート４６０−１とを接続する。この実
施例では、完全マトリクススイッチ４９１，４９２で切
替を行なっているが、これらをバスにすることも考えら
れる。
ケットの出力があり、スイッチ４９１においてアドレス
フィルタ４４０−１とバッファ部４５０−２とが接続さ
れ、スイッチ４９２においてバッファ部４５０−２と出
力ポート４６０−１とが接続されているものとする。入
力パケットはバッファ（４５１−２）に蓄積される。蓄
積パケット数カウンタ（４５２−２）の値が＋１され、
バッファ容量と等しくなると、バッファ部４５０−２内
の接続制御部（４５４−２）は制御部４８０に次のバッ
ファの接続を要求する制御信号を送出する。制御部４８
０は管理テーブルを参照し、未使用のバッファ部４５０
−５をポート＃１に割り当て管理テーブルに書き込むと
同時に、スイッチ４９１を切替えてアドレスフィルタ４
４０−１とバッファ部４５０−５とを接続する。バッフ
ァ（４５１−２）が空になると、接続制御部（４５４−
２）はバッファの切り離しを要求する制御信号を制御部
４８０へ送出し、制御部４８０は管理テーブルを書き換
えてバッファ部４５０−２の割り当てポート番号を消去
するとともに、スイッチ４９２を切替えてバッファ部４
５０−５と出力ポート４６０−１とを接続する。この実
施例では、完全マトリクススイッチ４９１，４９２で切
替を行なっているが、これらをバスにすることも考えら
れる。
【００２４】図７は第５の発明によるパケット交換装置
におけるバッファ制御方式の一実施例を示すブロック図
である。第３，４の発明では、アドレスフィルタは各ポ
ートに固定して設けられ、制御部の制御によりバッファ
への接続の切替を行なったが、第５の発明では、制御部
の指示によりアドレスフィルタ自身を書換える。バッフ
ァ部の構成は第３，第４の発明と同様であり、バッファ
部５５０−１はバッファ（５５１−１）と、蓄積パケッ
ト数カウンタ（５５２−１）と、蓄積バケット数カウン
タ（５５２−１）とバッファ容量との比較を行なう比較
部（５５３−１）と、バッファ部５５０−１の状態を制
御部５８０に知らせる接続制御部（５５４−１）とから
構成される。制御部５８０はアドレスフィルタとポート
番号との対応を管理する管理テーブルを持っている。
におけるバッファ制御方式の一実施例を示すブロック図
である。第３，４の発明では、アドレスフィルタは各ポ
ートに固定して設けられ、制御部の制御によりバッファ
への接続の切替を行なったが、第５の発明では、制御部
の指示によりアドレスフィルタ自身を書換える。バッフ
ァ部の構成は第３，第４の発明と同様であり、バッファ
部５５０−１はバッファ（５５１−１）と、蓄積パケッ
ト数カウンタ（５５２−１）と、蓄積バケット数カウン
タ（５５２−１）とバッファ容量との比較を行なう比較
部（５５３−１）と、バッファ部５５０−１の状態を制
御部５８０に知らせる接続制御部（５５４−１）とから
構成される。制御部５８０はアドレスフィルタとポート
番号との対応を管理する管理テーブルを持っている。
【００２５】入力ポート＃４から出力ポート＃１宛のパ
ケットの出力があり、アドレスフィルタ５４０−２がポ
ート＃１宛のパケットを受信するように設定されてお
り、スイッチ５９１においてバッファ部５５０−２と出
力ポート５６０−１とが接続されているものとする。ア
ドレスフィルタ５４０−２で受信したパケットはバッフ
ァ部５５０−２に送信され、バッファ（５５１−２）で
蓄積される。この時、蓄積パケット数カウンタ（５５２
−２）がバッファ容量と等しい場合は、接続制御部（５
５４−２）は制御部５８０に次のアドレスフィルタの割
り当てを要求する制御信号を送出する。。制御部５８０
は管理テーブルを参照し、未使用のアドレスフィルタ５
４０−５をポート＃１に割り当て管理テーブルに書き込
むと同時に、アドレスフィルタ５４０−１をポート＃１
宛のパケットを受信するように設定する。バッファ（５
５１−２）が空になると、接続制御部（５５４−２）は
アドレスフィルタ５４０−２の解放を要求する制御信号
を制御部５８０へ送出し、制御部５８０は管理テーブル
を書き換えてアドレスフィルタ５５０−２の割り当てポ
ート番号を消去するとともに、スイッチ５９１を切替え
てバッファ部５５０−５と出力ポート５６０−１とを接
続する。この実施例では、バッファ部５５０−１〜５５
０−６と出力ポート５６０−１〜５６０−４との接続，
切替をマトリクススイッチ５９１で行なっているが、こ
れをバスにすることも考えられる。
ケットの出力があり、アドレスフィルタ５４０−２がポ
ート＃１宛のパケットを受信するように設定されてお
り、スイッチ５９１においてバッファ部５５０−２と出
力ポート５６０−１とが接続されているものとする。ア
ドレスフィルタ５４０−２で受信したパケットはバッフ
ァ部５５０−２に送信され、バッファ（５５１−２）で
蓄積される。この時、蓄積パケット数カウンタ（５５２
−２）がバッファ容量と等しい場合は、接続制御部（５
５４−２）は制御部５８０に次のアドレスフィルタの割
り当てを要求する制御信号を送出する。。制御部５８０
は管理テーブルを参照し、未使用のアドレスフィルタ５
４０−５をポート＃１に割り当て管理テーブルに書き込
むと同時に、アドレスフィルタ５４０−１をポート＃１
宛のパケットを受信するように設定する。バッファ（５
５１−２）が空になると、接続制御部（５５４−２）は
アドレスフィルタ５４０−２の解放を要求する制御信号
を制御部５８０へ送出し、制御部５８０は管理テーブル
を書き換えてアドレスフィルタ５５０−２の割り当てポ
ート番号を消去するとともに、スイッチ５９１を切替え
てバッファ部５５０−５と出力ポート５６０−１とを接
続する。この実施例では、バッファ部５５０−１〜５５
０−６と出力ポート５６０−１〜５６０−４との接続，
切替をマトリクススイッチ５９１で行なっているが、こ
れをバスにすることも考えられる。
【００２６】
【発明の効果】以上に説明したように、本発明によれ
ば、蓄積パケット数の多いポートのバッファのみが予備
メモリを使用することにより、全体のバッファ量を減ら
すことができる。
ば、蓄積パケット数の多いポートのバッファのみが予備
メモリを使用することにより、全体のバッファ量を減ら
すことができる。
【図１】第１の発明の一実施例の構成を示すブロック
図。
図。
【図２】第１の発明の一実施例の制御部の構成を示すブ
ロック図。
ロック図。
【図３】第２の発明の一実施例の構成を示すブロック
図。
図。
【図４】第３の発明の一実施例の構成を示すブロック
図。
図。
【図５】第３の発明の一実施例の制御部の構成を示すブ
ロック図。
ロック図。
【図６】第４の発明の一実施例の構成を示すブロック
図。
図。
【図７】第５の発明の一実施例の構成を示すブロック
図。
図。
【図８】従来例の構成を示すブロック図。
１１０−１，１１０−２，１１０−３，１１０−４，２
１０−１，２１０−２，２１０−３，２１０−４ 入
力ポート ３１０−１，３１０−２，３１０−３，３１０−４，４
１０−１，４１０−２，４１０−３，４１０−４ 入
力ポート ５１０−１，５１０−２，５１０−３，５１０−４，６
１０−１，６１０−２，６１０−３，６１０−４ 入
力ポート １２０−１，１２０−２，１２０−３，１２０−４，２
２０−１，２２０−２，２２０−３，２２０−４ 直
列並列変換器 ３２０−１，３２０−２，３２０−３，３２０−４，４
２０−１，４２０−２，４２０−３，４２０−４ 直
列並列変換器 ５２０−１，５２０−２，５２０−３，５２０−４，６
２０−１，６２０−２，６２０−３，６２０−４ 直
列並列変換器 １３０，２３０，３３０，４３０，５３０，６３０
時分割多重バス １４０−１，１４０−２，１４０−３，１４０−４，２
４０−１，２４０−２，２４０−３，２４０−４ ア
ドレスフィルタ ３４０−１，３４０−２，３４０−３，３４０−４，４
４０−１，４４０−２，４４０−３，４４０−４ ア
ドレスフィルタ ５４０−１，５４０−２，５４０−３，５４０−４，５
４０−５，５４０−６６４０−１，６４０−２，６４０
−３，６４０−４ アドレスフィルタ １５０−１，１５０−２，１５０−３，１５０−４，２
５０−１，２５０−２，２５０−３，２５０−４ バ
ッファ部 ３５０ 正規バッファ群 ３５５ 予備バッファ群 ３５０−１，３５０−２，３５０−３，３５０−４
バッファ部 ３５５−１，３５５−２ 予備バッファ部 ４５０−１，４５０−２，４５０−３，４５０−４，４
５０−５，４５０−６バッファ部 ５５０−１，５５０−２，５５０−３，５５０−４，５
５０−５，５５０−６バッファ部 ６５０−１，６５０−２，６５０−３，６５０−４
バッファ １５１−１，１５１−２，１５１−３，１５１−４，２
５１−１，２５１−２，２５１−３，２５１−４ バ
ッファ ３５１−１，３５１−２，３５１−３，３５１−４，３
５６−１，３５６−２，４５１−１，４５１−２，４５
１−３，４５１−４，４５１−５，４５１−６バッファ ５５１−１，５５１−２，５５１−３，５５１−４，５
５１−５，５５１−６バッファ １５２−１，１５２−２，１５２−３，１５２−４，２
４２−１，２５２−２，２５２−３，２５２−４ 蓄
積パケット数カウンタ ３５２−１，３５２−２，３５２−３，３５２−４，３
５７−１，３５７−２，４５２−１，４５２−２，４５
２−３，４５２−４，４５２−５，４５２−６蓄積パケ
ット数カウンタ ５５２−１，５５２−２，５５２−３，５５２−４，５
５２−５，５５２−６蓄積パケット数カウンタ １５３−１，１５３−２，１５３−３，１５４−４，２
５４−１，２５４−２，２５４−３，２５４−４ 接
続制御部 ３５４−１，３５４−２，３５４−３，３５４−４，３
５８−１，３５８−２，４５４−１，４５４−２，４５
４−３，４５４−４，４５４−５，４５４−６接続制御
部 ５５４−１，５５４−２，５５４−３，５５４−４，５
５４−５，５５４−６接続制御部 １５５−１，１５５−２，１５５−３，１５５−４，２
５５−１，２５５−２，２５５−３，２５５−４ ス
イッチ １６０−１，１６０−２，１６０−３，１６０−４，２
６０−１，２６０−２，２６０−３，２６０−４ 出
力ポート ３６０−１，３６０−２，３６０−３，３６０−４，４
６０−１，４６０−２，４６０−３，４６０−４ 出
力ポート ５６０−１，５６０−２，５６０−３，５６０−４，６
６０−１，６６０−２，６６０−３，６６０−４ 出
力ポート １７０，２７０ 予備メモリ １８０，２８０ 予備メモリ制御部 ３８０，４８０，５８０ 制御部 ２９０−１，２９０−２，２９０−３，２９０−４，３
９１，３９２，４９１，４９２，５９１ スイッチ
１０−１，２１０−２，２１０−３，２１０−４ 入
力ポート ３１０−１，３１０−２，３１０−３，３１０−４，４
１０−１，４１０−２，４１０−３，４１０−４ 入
力ポート ５１０−１，５１０−２，５１０−３，５１０−４，６
１０−１，６１０−２，６１０−３，６１０−４ 入
力ポート １２０−１，１２０−２，１２０−３，１２０−４，２
２０−１，２２０−２，２２０−３，２２０−４ 直
列並列変換器 ３２０−１，３２０−２，３２０−３，３２０−４，４
２０−１，４２０−２，４２０−３，４２０−４ 直
列並列変換器 ５２０−１，５２０−２，５２０−３，５２０−４，６
２０−１，６２０−２，６２０−３，６２０−４ 直
列並列変換器 １３０，２３０，３３０，４３０，５３０，６３０
時分割多重バス １４０−１，１４０−２，１４０−３，１４０−４，２
４０−１，２４０−２，２４０−３，２４０−４ ア
ドレスフィルタ ３４０−１，３４０−２，３４０−３，３４０−４，４
４０−１，４４０−２，４４０−３，４４０−４ ア
ドレスフィルタ ５４０−１，５４０−２，５４０−３，５４０−４，５
４０−５，５４０−６６４０−１，６４０−２，６４０
−３，６４０−４ アドレスフィルタ １５０−１，１５０−２，１５０−３，１５０−４，２
５０−１，２５０−２，２５０−３，２５０−４ バ
ッファ部 ３５０ 正規バッファ群 ３５５ 予備バッファ群 ３５０−１，３５０−２，３５０−３，３５０−４
バッファ部 ３５５−１，３５５−２ 予備バッファ部 ４５０−１，４５０−２，４５０−３，４５０−４，４
５０−５，４５０−６バッファ部 ５５０−１，５５０−２，５５０−３，５５０−４，５
５０−５，５５０−６バッファ部 ６５０−１，６５０−２，６５０−３，６５０−４
バッファ １５１−１，１５１−２，１５１−３，１５１−４，２
５１−１，２５１−２，２５１−３，２５１−４ バ
ッファ ３５１−１，３５１−２，３５１−３，３５１−４，３
５６−１，３５６−２，４５１−１，４５１−２，４５
１−３，４５１−４，４５１−５，４５１−６バッファ ５５１−１，５５１−２，５５１−３，５５１−４，５
５１−５，５５１−６バッファ １５２−１，１５２−２，１５２−３，１５２−４，２
４２−１，２５２−２，２５２−３，２５２−４ 蓄
積パケット数カウンタ ３５２−１，３５２−２，３５２−３，３５２−４，３
５７−１，３５７−２，４５２−１，４５２−２，４５
２−３，４５２−４，４５２−５，４５２−６蓄積パケ
ット数カウンタ ５５２−１，５５２−２，５５２−３，５５２−４，５
５２−５，５５２−６蓄積パケット数カウンタ １５３−１，１５３−２，１５３−３，１５４−４，２
５４−１，２５４−２，２５４−３，２５４−４ 接
続制御部 ３５４−１，３５４−２，３５４−３，３５４−４，３
５８−１，３５８−２，４５４−１，４５４−２，４５
４−３，４５４−４，４５４−５，４５４−６接続制御
部 ５５４−１，５５４−２，５５４−３，５５４−４，５
５４−５，５５４−６接続制御部 １５５−１，１５５−２，１５５−３，１５５−４，２
５５−１，２５５−２，２５５−３，２５５−４ ス
イッチ １６０−１，１６０−２，１６０−３，１６０−４，２
６０−１，２６０−２，２６０−３，２６０−４ 出
力ポート ３６０−１，３６０−２，３６０−３，３６０−４，４
６０−１，４６０−２，４６０−３，４６０−４ 出
力ポート ５６０−１，５６０−２，５６０−３，５６０−４，６
６０−１，６６０−２，６６０−３，６６０−４ 出
力ポート １７０，２７０ 予備メモリ １８０，２８０ 予備メモリ制御部 ３８０，４８０，５８０ 制御部 ２９０−１，２９０−２，２９０−３，２９０−４，３
９１，３９２，４９１，４９２，５９１ スイッチ
フロントページの続き (56)参考文献 特開 平３−117137（ＪＰ，Ａ) 特開 昭62−186632（ＪＰ，Ａ) 特開 昭55−85158（ＪＰ，Ａ) 特開 平１−297935（ＪＰ，Ａ) ＩＥＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏ ｎｓ Ｍａｇａｚｉｎｅ，Ｖｏｌ．30, Ｎｏ．４（Ａｐｒｉｌ 1992），ｐ90− 101 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28
Claims (5)
- 【請求項１】 複数の入力ポートから入力されたパケッ
トをマルチプレクスし、前記パケットに付与されたアド
レス情報に基づき複数の出力ポート対応のバッファのい
ずれかに蓄積し、出力ポートへ出力する出力バッファ型
のパケット交換装置において、 各出力ポート毎に置かれたアドレスフィルタと、前記各
出力ポート毎に置かれ前記アドレスフィルタから出力さ
れるパケットを蓄積するバッファと、複数のブロックに
分割されブロック単位で前記バッファに接続して用いる
予備メモリと、前記バッファに蓄積されたパケットの個
数を監視し閾値を超えた場合に前記予備メモリを前記バ
ッファに接続し前記バッファと前記予備メモリとが接続
中は前記バッファのパケットが出力される度に前記予備
メモリ内の蓄積パケットを前記バッファへ転送する制御
回路とから構成されることを特徴とするパケット交換装
置におけるバッファ制御方式。 - 【請求項２】 複数の入力ポートから入力されたパケッ
トをマルチプレクスし、前記パケットに付与されたアド
レス情報に基づき複数の出力ポート対応のバッファのい
ずれかに蓄積し、出力ポートへ出力する出力バッファ型
のパケット交換装置において、 各出力ポート毎に置かれたアドレスフィルタと、前記各
出力ポート毎に置かれ前記アドレスフィルタから出力さ
れるパケットを蓄積するバッファと、複数のブロックに
分割されブロック単位で前記バッファに接続して用いる
予備メモリと、前記バッファに蓄積されたパケットの個
数を監視し閾値を超えた場合に前記予備メモリを前記バ
ッファに接続し前記バッファと前記予備メモリとが接続
中は前記バッファの蓄積パケットがなくなると前記予備
メモリを前記出力ポートへ接続し蓄積パケットを前記予
備メモリから出力する制御回路とから構成されることを
特徴とするパケット交換装置におけるバッファ制御方
式。 - 【請求項３】 複数の入力ポートから入力されたパケッ
トをマルチプレクスし、前記パケットに付与されたアド
レス情報に基づき複数の出力ポート対応のバッファのい
ずれかに蓄積し、出力ポートへ出力する出力バッファ型
のパケット交換装置において、 各出力ポート毎に置かれたアドレスフィルタと、前記出
力ポート対応に設けられたバッファと、複数の予備のバ
ッファからなる予備バッファ群と、前記アドレスフィル
タと前記バッファとを接続する第１のスイッチ手段と、
前記バッファと前記出力ポートとを接続する第２のスイ
ッチ手段と、前記バッファに蓄積されたパケットの個数
を監視し閾値を超えた場合に前記予備バッファ群中の前
記予備のバッファの割り当てを行ない前記バッファの蓄
積パケット数により前記各出力ポートに前記予備のバッ
ファを前記第２のスイッチ手段を通して接続する制御回
路とから構成されることを特徴とするパケット交換装置
におけるバッファ制御方式。 - 【請求項４】 複数の入力ポートから入力されたパケッ
トをマルチプレクスし、前記パケットに付与されたアド
レス情報に基づき複数の出力ポート対応のバッファのい
ずれかに蓄積し、出力ポートへ出力する出力バッファ型
のパケット交換装置において、 各出力ポート毎に置かれたアドレスフィルタと、前記出
力ポートの数よりも多く設けられたバッファと、前記ア
ドレスフィルタと任意の前記バッファとを接続する第１
のスイッチ手段と、任意の前記バッファと前記出力ポー
トとを接続する第２のスイッチ手段と、前記アドレスフ
ィルタと前記バッファと前記出力ポートとの接続および
切替えを前記第１のスイッチ手段および前記第２のスイ
ッチ手段を通して行ない前記バッファの蓄積パケット数
により前記各出力ポートに任意の１つ以上の前記バッフ
ァを前記第２のスイッチ手段を通して接続する制御回路
とから構成されることを特徴とするパケット交換装置に
おけるバッファ制御方式。 - 【請求項５】 複数の入力ポートから入力されたパケッ
トをマルチプレクスし、前記パケットに付与されたアド
レス情報に基づき複数の出力ポート対応のバッファのい
ずれかに蓄積し、出力ポートへ出力する出力バッファ型
のパケット交換装置において、 出力ポートの数より多く設けられたアドレスフィルタ
と、前記アドレスフィルタ対応のバッファと、前記バッ
ファと前記出力ポートとを接続するスイッチ手段と、前
記アドレスフィルタの管理を行ない前記バッファの蓄積
パケット数により前記各出力ポートに任意の１つ以上の
前記アドレスフィルタと前記バッファとの組を前記スイ
ッチ手段を通して接続する制御回路とから構成されるこ
とを特徴とするパケット交換装置におけるバッファ制御
方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23792792A JP2876914B2 (ja) | 1992-09-07 | 1992-09-07 | パケット交換装置におけるバッファ制御方式 |
| CA002105331A CA2105331C (en) | 1992-09-07 | 1993-09-01 | Packet switching apparatus |
| US08/116,379 US5438567A (en) | 1992-09-07 | 1993-09-03 | Packet switching apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23792792A JP2876914B2 (ja) | 1992-09-07 | 1992-09-07 | パケット交換装置におけるバッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685840A JPH0685840A (ja) | 1994-03-25 |
| JP2876914B2 true JP2876914B2 (ja) | 1999-03-31 |
Family
ID=17022525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23792792A Expired - Lifetime JP2876914B2 (ja) | 1992-09-07 | 1992-09-07 | パケット交換装置におけるバッファ制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5438567A (ja) |
| JP (1) | JP2876914B2 (ja) |
| CA (1) | CA2105331C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08149158A (ja) * | 1994-11-25 | 1996-06-07 | Nec Commun Syst Ltd | あふれ情報保護方式 |
| US5822300A (en) * | 1996-04-02 | 1998-10-13 | Compaq Computer Corporation | Congestion management scheme |
| US5923654A (en) * | 1996-04-25 | 1999-07-13 | Compaq Computer Corp. | Network switch that includes a plurality of shared packet buffers |
| GB9618158D0 (en) * | 1996-08-30 | 1996-10-09 | Sgs Thomson Microelectronics | Improvements in or relating to an ATM switch |
| US6233242B1 (en) | 1996-12-30 | 2001-05-15 | Compaq Computer Corporation | Network switch with shared memory system |
| US6246681B1 (en) * | 1997-12-19 | 2001-06-12 | Alcatel Usa Sourcing, L.P. | System and method for plane selection |
| GB2341058A (en) * | 1998-08-28 | 2000-03-01 | Mitel Corp | Method for avoiding data loss in a packet switch |
| US6230191B1 (en) * | 1998-10-05 | 2001-05-08 | Alcatel Internetworking (Pe), Inc. | Method and apparatus for regulating the amount of buffer memory requested by a port in a multi-port switching device with shared buffer memory |
| US6205155B1 (en) * | 1999-03-05 | 2001-03-20 | Transwitch Corp. | Apparatus and method for limiting data bursts in ATM switch utilizing shared bus |
| WO2001091387A1 (fr) * | 2000-05-26 | 2001-11-29 | Photonixnet Kabushiki Kaisha | Multiplexeur statistique |
| US6968392B1 (en) * | 2000-06-29 | 2005-11-22 | Cisco Technology, Inc. | Method and apparatus providing improved statistics collection for high bandwidth interfaces supporting multiple connections |
| JP4173654B2 (ja) * | 2001-08-30 | 2008-10-29 | シャープ株式会社 | データ駆動型情報処理装置 |
| CN100527697C (zh) * | 2001-11-09 | 2009-08-12 | 维特赛半导体公司 | 用于交换数据分组或帧的装置和方法 |
| US7707320B2 (en) * | 2003-09-05 | 2010-04-27 | Qualcomm Incorporated | Communication buffer manager and method therefor |
| US7355969B2 (en) * | 2003-10-07 | 2008-04-08 | Alcatel | Line card port protection rate limiter circuitry |
| US7724758B2 (en) * | 2004-01-12 | 2010-05-25 | Hewlett-Packard Development Company, L.P. | Data forwarding |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186632A (ja) * | 1986-02-12 | 1987-08-15 | Fujitsu Ltd | 高速パケツト交換方式 |
| GB8915135D0 (en) * | 1989-06-30 | 1989-08-23 | Inmos Ltd | Message routing |
| JPH0828746B2 (ja) * | 1989-08-23 | 1996-03-21 | 日本電気株式会社 | パケット交換システムにおける端末収容回路のアドレス設定・フィルタリング方式 |
| JP2531275B2 (ja) * | 1989-09-29 | 1996-09-04 | 日本電気株式会社 | Ａｔｍセル転送方式 |
| JPH07101886B2 (ja) * | 1990-05-15 | 1995-11-01 | 三菱電機株式会社 | ブリツジ装置 |
-
1992
- 1992-09-07 JP JP23792792A patent/JP2876914B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-01 CA CA002105331A patent/CA2105331C/en not_active Expired - Fee Related
- 1993-09-03 US US08/116,379 patent/US5438567A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｍａｇａｚｉｎｅ，Ｖｏｌ．３０，Ｎｏ．４（Ａｐｒｉｌ １９９２），ｐ９０−１０１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685840A (ja) | 1994-03-25 |
| CA2105331C (en) | 2000-01-18 |
| CA2105331A1 (en) | 1994-03-08 |
| US5438567A (en) | 1995-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2876914B2 (ja) | パケット交換装置におけるバッファ制御方式 | |
| AU5461198A (en) | System and method for providing highly available data storage using globally addressable memory | |
| AU3134697A (en) | Switched capacitor system for automatic battery equalization | |
| EP0639811A3 (en) | Memory systems with data storage redundancy management | |
| US20040010662A1 (en) | Disk subsystem | |
| EP0161006A3 (en) | Line voltage monitor system | |
| AU6636286A (en) | Automatic tape cassette loading device | |
| CN101878558A (zh) | 电池管理系统以及充电器 | |
| CN102023820B (zh) | 一种双磁盘容错垂直型分组并行访问磁盘阵列的构建方法 | |
| EP0817100A3 (en) | Media server system which employs a SCSI bus and which utilizes SCSI logical units to differentiate between transfer modes | |
| CN101079075A (zh) | 一种便携式串行数据记录仪及实现方法 | |
| US6243830B1 (en) | State information managing method and communication system | |
| CN111857568A (zh) | 用于数据存储设备的集中式断电管理系统 | |
| US20060259166A1 (en) | Intelligent interface for connecting sensors to a network | |
| CN103957264B (zh) | 具备容n‑5存储媒介失效的电力大数据分布式储存系统 | |
| DE50009380D1 (de) | Backup- und archivierungssystem mittels bandkassetten für datenverarbeitungsanlagen | |
| CN105357461A (zh) | 基于OpenVPX的无人机超高清视频记录平台 | |
| CN101031053A (zh) | 视频信息存储装置及方法 | |
| CN1471247A (zh) | 一种远成数字监控系统及其传输方法 | |
| EP1081596A4 (en) | FILE MANAGEMENT, DATA RECORDING / REPRODUCTION AND DEVICES THEREFOR | |
| CN210793218U (zh) | 一种新型的地铁列车数据集成采集系统 | |
| CN1825833A (zh) | iSCSI存储网络、磁盘阵列及其容量扩展方法 | |
| CN114153392A (zh) | 一种对象存储数据存储管理方法、装置及设备 | |
| CN201237803Y (zh) | 直升机航电总线采集记录器 | |
| CN109873985A (zh) | 一种对视频平台集群的智能备份恢复方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981222 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100122 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110122 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110122 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120122 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 14 |