JP2861844B2 - Monolithic variable frequency divider - Google Patents
Monolithic variable frequency dividerInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、モノリシック可変分周
器に係り、特にミリ波帯等の超高周波帯の信号源を安定
化する周波数シンセサイザ回路に使用可能なモノリシッ
ク可変分周器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a monolithic variable frequency divider, and more particularly to a monolithic variable frequency divider which can be used in a frequency synthesizer circuit for stabilizing a signal source in an ultra-high frequency band such as a millimeter wave band.
【0002】[0002]
【従来の技術】従来、周波数シンセサイザ回路として広
く用いられる回路形式に、パルススワロー計数器と、n
分周と(n+1)分周(nは整数)の2分周モードを有
する可変分周器とを組合わせた位相同期ループを用いた
ものが知られている。この従来の可変分周器は、例えば
図7に示すように構成される。2. Description of the Related Art Conventionally, a circuit type widely used as a frequency synthesizer circuit includes a pulse swallow counter, an n
There is known a device using a phase locked loop in which a frequency divider and a variable frequency divider having a (n + 1) frequency dividing (n is an integer) frequency dividing mode are combined. This conventional variable frequency divider is configured, for example, as shown in FIG.
【0003】図7において、本回路は、可変分周器の基
本部となる4分周と5分周とを切り換える所謂リング計
数回路である。即ち、入力端子1に印加される高周波信
号(周波数fIN)は、3個のフリップフロップ(DFF
12、同13、同14)のクロック端CLKに共通に供
給され、初段のDFF12の逆相出力端(Qバー)が中
段のDFF13のデータ入力端Dと出力端子2に接続さ
れ、中段のDFF13の正相出力端Qが終段のDFF1
4のデータ入力端DとORゲート15の一方の入力端と
に接続され、終段のDFF14の正相出力端はORゲー
ト15の他方の入力端に接続され、ORゲート15の出
力端が初段のDFF12のデータ入力端Dに接続され
る。そして、終段のDFF14は、クリア端CRが分周
比切換制御端子3に接続され、外部から供給される分周
比制御信号に従い4分周動作と5分周動作とを行い、出
力端子2から4分周信号(fIN/4)と5分周信号(f
IN/5)の何れかが出力される。In FIG. 7, this circuit is a so-called ring counting circuit for switching between frequency division by four and frequency division by five, which is a basic part of a variable frequency divider. That is, the high-frequency signal (frequency f IN ) applied to the input terminal 1 includes three flip-flops (DFFs).
12, 13 and 14), the opposite-phase output terminal (Q bar) of the first stage DFF 12 is connected to the data input terminal D and the output terminal 2 of the middle stage DFF 13 and the middle stage DFF 13 Is the final stage DFF1
4 and one input terminal of the OR gate 15, the positive-phase output terminal of the final stage DFF 14 is connected to the other input terminal of the OR gate 15, and the output terminal of the OR gate 15 is connected to the first stage. Is connected to the data input terminal D of the DFF 12. The final stage DFF 14 has a clear end CR connected to the frequency division ratio switching control terminal 3, performs a frequency division operation of 4 and a frequency division operation of 5 according to a frequency division ratio control signal supplied from the outside, and outputs the output terminal 2. From the 4 divided signal (f IN / 4) and the 5 divided signal (f
IN / 5) is output.
【0004】本回路を基本として、8分周と9分周、1
6分周と17分周、等の可変分周器が構成できる。即
ち、本回路を基にして分周比を増加させるには、本回路
の分周出力端子2に2分周動作をするTフリップフロッ
プをN段付加し、N個のTフリップフロップの出力をそ
れぞれ分岐し、それらと外部から供給される分周比制御
信号との論理和を取ったものを分周比切換制御端子3に
印加し、終段のDFF14のクリア端CRに帰還するこ
とによって実現できる。On the basis of this circuit, frequency division by 8 and frequency division by 9, 1
A variable frequency divider such as frequency division by 6 and frequency division by 17 can be configured. That is, in order to increase the frequency division ratio based on this circuit, N stages of T flip-flops that perform a frequency division operation are added to the frequency division output terminal 2 of this circuit, and the outputs of the N T flip-flops are output. This is realized by branching each of them, taking the logical sum of these and the dividing ratio control signal supplied from the outside, applying the result to the dividing ratio switching control terminal 3, and feeding back to the clear end CR of the final stage DFF 14. it can.
【0005】このようにして構成した分周器は、22+N
分周と(22+N +1)分周の可変となる。例えば、N=
3とすれば、32分周と33分周の可変となる。[0005] The frequency divider constructed as described above has a 2 2 + N
The frequency division and the (2 2 + N +1) frequency division become variable. For example, N =
If it is set to 3, the frequency division of 32 and 33 is variable.
【0006】以上のように、従来の可変分周器は、ディ
ジタル論理演算を用いて構成されるが、通常は固定分周
器に比較して回路が複雑となり、論理ゲートを構成する
能動素子であるトランジスタの性能限界と、回路構成が
複雑なことによるゲート遅延時間が大きいことから動作
可能な上限周波数は低くなる。そのため、従来では、ミ
リ波帯のような超高周波で動作する周波数シンセサイザ
回路を構成する際には、可変分周器の前段にプリスケー
ラと呼ばれる固定分周器を設け、可変分周器の動作可能
な周波数まで分周する方式が採用される。As described above, the conventional variable frequency divider is configured using digital logic operation, but usually has a more complicated circuit than a fixed frequency divider, and is composed of active elements constituting logic gates. Since the performance limit of a certain transistor and the gate delay time due to the complicated circuit configuration are large, the operable upper limit frequency is low. Therefore, in the conventional, Mi
When configuring a frequency synthesizer circuit that operates at an ultra-high frequency such as a L-wave band, a fixed frequency divider called a prescaler is provided in front of the variable frequency divider to divide the frequency up to the frequency at which the variable frequency divider can operate. Is adopted.
【0007】固定分周器を前置する方式では、周波数シ
ンセサイザとして出力周波数切り換えの最小周波数幅に
対して固定分周比の概略2乗に反比例して位相比較周波
数を低くする必要があるので、位相同期ループ帯域幅も
狭帯域となる。In the method in which a fixed frequency divider is provided in front, it is necessary for the frequency synthesizer to lower the phase comparison frequency in inverse proportion to the square of the fixed frequency division ratio with respect to the minimum frequency width of output frequency switching. The bandwidth of the phase locked loop is also narrow.
【0008】[0008]
【発明が解決しようとする課題】ところで、ミリ波帯等
の超高周波帯の信号源を安定化する周波数シンセサイザ
回路では、位相比較周波数成分のスプリアス処理がで
き、また超高周波信号源の位相雑音を高Q低雑音の基準
信号源によって圧縮することが行えるためには、位相同
期ループ帯域幅は、広いことが必要である。In a frequency synthesizer circuit for stabilizing a signal source in an ultrahigh frequency band such as a millimeter wave band, spurious processing of a phase comparison frequency component can be performed, and the phase noise of the ultrahigh frequency signal source can be reduced. To be able to be compressed by a high-Q low-noise reference signal source, the phase locked loop bandwidth needs to be wide.
【0009】従って、位相同期ループ帯域幅を狭帯域化
する従来の固定分周器を前置する方式は採用できないの
で、ミリ波帯等の超高周波帯の信号を直接分周できる2
分周モードを有する可変分周器が必要となる。[0009] Therefore, since a conventional method in which a fixed frequency divider for narrowing the bandwidth of a phase locked loop is narrowed cannot be adopted, signals in an ultrahigh frequency band such as a millimeter wave band can be directly divided.
A variable frequency divider having a frequency dividing mode is required.
【0010】ここに、従来の2分周モードを有する可変
分周器は、動作可能周波数を向上させるべく高速バイポ
ーラトランジスタを用いたECL(エミッタ・カップル
ド・ロジック)形式の高速論理回路を用いて構成される
が、可変分周とするための帰還回路の存在等による信号
遅延等により同一の半導体基板に同一プロセスを用いて
製造しても固定分周の約半分の動作周波数までしか得ら
れず、かかる構成ではミリ波帯のような超高周波帯で動
作するものを製作することはできないので、どのように
構成するかが問題となる。Here, the conventional variable frequency divider having the divide-by-2 mode uses an ECL (emitter coupled logic) type high-speed logic circuit using high-speed bipolar transistors in order to improve the operable frequency. Although it is configured, even if it is manufactured using the same process on the same semiconductor substrate due to signal delay due to the presence of a feedback circuit for variable frequency division, only an operating frequency of about half of the fixed frequency division can be obtained. However, it is not possible to manufacture a device that operates in an ultra-high frequency band such as a millimeter wave band with such a configuration, and therefore, there is a problem in how to configure the configuration.
【0011】本発明の目的は、ミリ波帯等の超高周波帯
の信号源を安定化する周波数シンセサイザ回路の実現を
可能とすべく、ミリ波帯のような超高周波帯で動作する
新規構成の2分周モード型のモノリシック可変分周器を
提供することにある。An object of the present invention is to provide a frequency synthesizer circuit for stabilizing a signal source in an ultra-high frequency band such as a millimeter wave band in order to realize a frequency synthesizer circuit which operates in an ultra-high frequency band such as a millimeter wave band. An object of the present invention is to provide a monolithic variable frequency divider of a divide-by-2 mode type.
【0012】[0012]
【課題を解決するための手段】前記目的を達成するため
に、本発明のモノリシック可変分周器は次の如き構成を
有する。即ち、本発明のモノリシック可変分周器は、ミ
リ波帯を対象とする超高周波の信号源を安定化する周波
数シンセサイザ回路に使用可能なモノリシック可変分周
器であって、入力高周波信号を2分岐する分岐器と;
分岐器の各分岐出力をそれぞれ互いに異なる分周比で分
周する2個のアナログ分周器と; 2個のアナログ分周
器の出力を外部から与えられる制御信号に従って切り換
えて出力する高周波切換器と; を半導体基板上に集積
形成してミリ波帯の超高周波の入力信号を直接分周可能
としたことを特徴とする。In order to achieve the above object, a monolithic variable frequency divider according to the present invention has the following configuration. That is, monolithic variable frequency divider of the present invention, Mi
Frequency to stabilize ultra-high frequency signal source for L-band
Monolithic variable frequency divider usable for several synthesizer circuits
A splitter for splitting an input high-frequency signal into two;
Two analog frequency dividers for dividing the respective branch outputs of the branching device by different frequency division ratios; and a high-frequency switcher for switching and outputting the outputs of the two analog frequency dividers in accordance with a control signal supplied from the outside And can be integrated on a semiconductor substrate to directly divide an ultra-high frequency input signal in the millimeter wave band.
And said that the content was.
【0013】具体的には、2個のアナログ分周器は、m
とn(m≠n)を整数としたとき、一方のアナログ分周
器が入力周波数の1/(m+1)の周波数で安定化する
閉ループにより(m+1)分周信号を出力し、他方のア
ナログ分周器が入力周波数の1/(n+1)の周波数で
安定化する閉ループにより(n+1)分周信号を出力す
る; ことを特徴とする。Specifically, the two analog frequency dividers are m
And n (m ≠ n) are integers, one analog divider outputs a (m + 1) -divided signal by a closed loop that is stabilized at a frequency of 1 / (m + 1) of the input frequency, and the other analog divider The frequency divider outputs a (n + 1) frequency-divided signal by a closed loop that is stabilized at a frequency of 1 / (n + 1) of the input frequency.
【0014】更に具体的には、2個のアナログ分周器
は、それぞれ、分岐出力を一方の入力とする混合器と;
混合器の出力から低周波成分を取り出す低域フィルタ
と;低域フィルタの出力を周波数逓倍して混合器の他方
の入力に与える周波数逓倍器と; で構成され、整数m
と同n(但し、m≠n)を逓倍数としたとき、一方の低
域フィルタの出力に(m+1)分周信号が得られ、他方
の低域フィルタの出力に(n+1)分周信号が得られ、
ぞれぞれ高周波切換器に与えられる; ことを特徴とす
る。More specifically, the two analog frequency dividers each include a mixer having a branch output as one input;
A low-pass filter for extracting a low-frequency component from the output of the mixer; and a frequency multiplier for multiplying the output of the low-pass filter to the other input of the mixer;
When n (where m ≠ n) is a multiplier, a (m + 1) frequency-divided signal is obtained at the output of one low-pass filter, and the (n + 1) frequency-divided signal is obtained at the output of the other low-pass filter. Obtained
Respectively provided to a high-frequency switch.
【0015】また、分岐器は、ウィルキンソンデバイダ
で構成され; 混合器は、シングルバランスダイオード
ミキサで構成される; ことを特徴とする。Further, the branching device is constituted by a Wilkinson divider; and the mixer is constituted by a single balance diode mixer.
【0016】[0016]
【作用】次に、前記の如く構成される本発明のモノリシ
ック可変分周器の作用を説明する。本発明では、半導体
基板上に、分岐器、2つのアナログ分周器、高周波切換
器等、ミリ波帯等の超高周波帯で動作し得る回路を集積
形成してある。従って、直接ミリ波等の超高周波の信号
を分周できるので、超高周波帯で高機能かつ高性能の周
波数シンセサイザ回路を実現できることになる。Next, the operation of the monolithic variable frequency divider according to the present invention will be described. In the present invention, a circuit capable of operating in an ultra-high frequency band such as a millimeter wave band is integrally formed on a semiconductor substrate, such as a branching device, two analog frequency dividers, a high-frequency switch, and the like. Therefore, since a signal of an ultra-high frequency such as a millimeter wave can be directly divided, a high-performance and high-performance frequency synthesizer circuit in an ultra-high frequency band can be realized.
【0017】[0017]
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1は、本発明の一実施例に係るモノリシック可
変分周器を示す。図1において、このモノリシック可変
分周器は、分岐器(DIV.)4と2つのアナログ分周
器{(5、7、9)(6、8、10)}と高周波切換器
11とを半導体基板上に集積形成したものである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a monolithic variable frequency divider according to one embodiment of the present invention. In FIG. 1, this monolithic variable frequency divider comprises a splitter (DIV.) 4, two analog frequency dividers {(5, 7, 9) (6, 8, 10)}, and a high-frequency switch 11 as semiconductors. It is formed by being integrated on a substrate.
【0018】分岐器4は、入力端子1に印加される周波
数fINの高周波信号を2分岐し、それぞれ2つのアナロ
グ分周器の対応するものに与える。分岐器4は、例えば
図2に示すように、マイクロストリップ線路で形成した
ウィルキンソンデバイダを用いることができる。図2に
おいて、ポート1への入力信号は、ポート2及び同3に
同位相・同電力で分岐される。なお、線路インピーダン
スz0 は、マイクロ波帯やミリ波帯では一般に50Ω系
が使用されているので、抵抗Rの値は100Ωである。The splitter 4 splits the high-frequency signal having the frequency f IN applied to the input terminal 1 into two, and supplies the high-frequency signal to the corresponding one of the two analog frequency dividers. For example, as shown in FIG. 2, a Wilkinson divider formed of a microstrip line can be used for the branching device 4. In FIG. 2, an input signal to port 1 is branched to ports 2 and 3 with the same phase and the same power. The line impedance z 0 is generally 50Ω in a microwave band or a millimeter wave band, so that the value of the resistance R is 100Ω.
【0019】2つのアナログ分周器は、分岐器4の各分
岐出力をそれぞれ互いに異なる分周比で分周する。具体
的には、2つのアナログ分周器は、分岐出力を一方の入
力とする混合器5(6)と、混合器の出力から低周波成
分を取り出す低域フィルタ7(8)と、低域フィルタの
出力を周波数逓倍して混合器の他方の入力に与える周波
数逓倍器9(10)とで構成され、次のようにして分周
動作をする。The two analog dividers divide the respective branch outputs of the divider 4 at different division ratios. Specifically, the two analog frequency dividers include a mixer 5 (6) having a branch output as one input, a low-pass filter 7 (8) for extracting low-frequency components from the output of the mixer, and a low-pass filter 7 (8). The output of the filter is frequency-multiplied and provided to the other input of the mixer by a frequency multiplier 9 (10), which performs a frequency dividing operation as follows.
【0020】まず、混合器5→低域フィルタ7→周波数
逓倍器9→混合器5の閉ループからなるアナログ分周器
では、低域フィルタ7は、混合器5の出力のうち入力周
波数fINの1/4の周波数の信号を通過し、周波数逓倍
器9は低域フィルタ7の出力を3逓倍して混合器5に帰
還するので、混合器5は、fINと(3/4)fINの両周
波数の入力に対し、fIN+(3/4)fIN=(7/4)
fINの周波数成分と、fIN−(3/4)fIN=(1/
4)fINの周波数成分とを出力し、前者が低域フィルタ
7で除かれ、そして(1/4)fINの周波数が周波数逓
倍器9で3逓倍されて(3/4)fINの周波数となり、
混合器5に供給される。従って、このアナログ分周器で
は、低域フィルタ7の出力周波数が(1/4)fINとな
ったとき閉ループとなって安定する。逓倍数m=3とし
たとき、m+1=4、即ち入力周波数fINの4分周信号
が出力されるのである。First, in an analog frequency divider composed of a mixer 5, a low-pass filter 7, a frequency multiplier 9, and a closed loop of the mixer 5, the low-pass filter 7 outputs the input frequency f IN of the output of the mixer 5. The signal having a frequency of 1/4 is passed, and the frequency multiplier 9 multiplies the output of the low-pass filter 7 by 3 and feeds it back to the mixer 5, so that the mixer 5 has f IN and (3/4) f IN F IN + (3/4) f IN = (7/4)
the frequency component of f IN, f IN - (3/4 ) f IN = (1 /
4) Output the frequency component of f IN , the former is removed by the low-pass filter 7, and the frequency of (1 /) f IN is multiplied by 3 by the frequency multiplier 9 to obtain the frequency of (3/4) f IN Frequency
It is supplied to the mixer 5. Therefore, in this analog frequency divider, when the output frequency of the low-pass filter 7 becomes (1 /) f IN , a closed loop is established and the analog frequency divider becomes stable. When the multiplication number is m = 3, m + 1 = 4, that is, a divide-by-4 signal of the input frequency f IN is output.
【0021】また、混合器6→低域フィルタ8→周波数
逓倍器10→混合器6の閉ループからなるアナログ分周
器では、低域フィルタ8は、混合器6の出力のうち入力
周波数fINの1/5の周波数の信号を通過し、周波数逓
倍器10は低域フィルタ8の出力を4逓倍して混合器6
に帰還するので、混合器6は、fINと(4/5)fINの
両周波数の入力に対し、fIN+(4/5)fIN=(9/
5)fINの周波数成分と、fIN−(4/5)fIN=(1
/5)fINの周波数成分とを出力し、前者が低域フィル
タ8で除かれ、そして(1/5)fINの周波数が周波数
逓倍器10で4逓倍されて(4/5)fINの周波数とな
り、混合器6に供給される。従って、このアナログ分周
器では、低域フィルタ8の出力周波数が(1/5)fIN
となったとき閉ループとなって安定する。逓倍数n=4
としたとき、n+1=5、即ち入力周波数fINの5分周
信号が出力されるのである。In an analog frequency divider composed of a mixer 6 → a low-pass filter 8 → a frequency multiplier 10 → a closed loop of the mixer 6, the low-pass filter 8 outputs the input frequency f IN of the output of the mixer 6. The signal having a frequency of 1/5 is passed, and the frequency multiplier 10 multiplies the output of the low-pass filter 8 by 4 to obtain a mixer 6
, And the mixer 6 applies f IN + (4/5) f IN = (9 / f) to the input of both frequencies of f IN and (4/5) f IN.
5) the frequency component of f IN, f IN - (4/5 ) f IN = (1
/ 5) The frequency component of f IN is output, the former is removed by the low-pass filter 8, and the frequency of (1/5) f IN is multiplied by 4 by the frequency multiplier 10 to obtain (4/5) f IN And supplied to the mixer 6. Therefore, in this analog frequency divider, the output frequency of the low-pass filter 8 is (1/5) f IN
When it becomes, it becomes a closed loop and becomes stable. Multiplication number n = 4
In this case, n + 1 = 5, that is, a divide-by-5 signal of the input frequency f IN is output.
【0022】混合器(5、6)は、例えば図3に示すよ
うなシングルバランスダイオードミキサで構成できる。
図3において、バランス・アンバランス変換器31は、
周波数逓倍器からの信号をバランス信号へ変換し、直列
接続した2個のダイオード(32、33)の両端に加え
る。また、分岐器の出力を高域フィルタ34を介してダ
イオード(32、33)の中点に加える。そうすると、
ダイオードの電圧、電流の非直線性により、ダイオード
の中点に分岐器の出力周波数と逓倍器の出力周波数との
差周波数が得られるので、それを低域フィルタ(7、
8)たる同35で取り出す。なお、逓倍器の信号はダイ
オードの中点ではキャンセルされるので、高域フィルタ
34及び低域フィルタ35の入力端間のアイソレーショ
ンが取れるようになっている。The mixers (5, 6) can be constituted by, for example, a single balanced diode mixer as shown in FIG.
In FIG. 3, the balance / unbalance converter 31 includes:
The signal from the frequency multiplier is converted into a balanced signal and applied to both ends of two diodes (32, 33) connected in series. Further, the output of the splitter is applied to the midpoint of the diode (32, 33) via the high-pass filter. Then,
Due to the non-linearity of the voltage and current of the diode, a difference frequency between the output frequency of the branching device and the output frequency of the multiplier is obtained at the midpoint of the diode.
8) Take out with the same 35. Since the signal of the multiplier is canceled at the middle point of the diode, isolation between the input terminals of the high-pass filter 34 and the low-pass filter 35 can be obtained.
【0023】バランス・アンバランス変換器31は、具
体的には、図4(a)に示すようにマイクロストリップ
線路からなるハイブリッドリングで構成できる。図4
(a)において、アーム1はアンバランス入力ポート、
アーム2と同4はバランス入力ポート、アーム3は整合
終端ポートである。高域フィルタ34は、例えば図4
(b)に示すように、また低域フィルタ35は、例えば
図4(c)に示すように、それぞれインダクタンスたる
線路とコンデンサの組合わせで構成される。More specifically, the balance / unbalance converter 31 can be constituted by a hybrid ring composed of a microstrip line as shown in FIG. FIG.
In (a), arm 1 is an unbalanced input port,
Arms 2 and 4 are balanced input ports, and arm 3 is a matching termination port. The high-pass filter 34 is, for example, as shown in FIG.
As shown in FIG. 4B, the low-pass filter 35 is composed of a combination of a line serving as an inductance and a capacitor, as shown in FIG. 4C, for example.
【0024】また、周波数逓倍器(9、10)は、例え
ば図5に示すように構成される。即ち、周波数逓倍器
(3逓倍器)9は、図5(a)に示すように、バラクタ
ダイオード53を用いたもので、3倍高調波を帯域フィ
ルタ52で取り出す。なお、帯域フィルタ52は、例え
ば図5(b)に示すようにインダクタンスたる線路とコ
ンデンサの組合わせで構成される。The frequency multipliers (9, 10) are configured, for example, as shown in FIG. That is, the frequency multiplier (triple multiplier) 9 uses a varactor diode 53 as shown in FIG. The bandpass filter 52 is configured by a combination of a line serving as an inductance and a capacitor, for example, as shown in FIG.
【0025】一方、周波数逓倍器(4逓倍器)10は、
例えば図5(c)に示すように、2逓倍器54を2個直
列に接続して構成される。2逓倍器54は、図5(d)
に示すように、バランス・アンバランス変換器55と2
個のダイオードとインダクタンス(線路)とで構成され
る。入力信号はダイオードの中点でキャンセルされ、2
倍高調波成分のみが出力される。On the other hand, the frequency multiplier (quadrature multiplier) 10
For example, as shown in FIG. 5C, two doublers 54 are connected in series. The doubler 54 is shown in FIG.
As shown in the figure, the balance-unbalance converters 55 and 2
It is composed of a number of diodes and an inductance (line). The input signal is canceled at the midpoint of the diode and 2
Only the second harmonic component is output.
【0026】次に、高周波切換器11は、分周比切換制
御端子3に印加される分周比制御信号に従い、低域フィ
ルタ7の出力に得られた(1/4)fINの分周出力と低
域フィルタ8の出力に得られた(1/5)fINの分周出
力とを選択し、それを出力端子2から分周出力として外
部へ送出する。Next, the high frequency switch 11 divides the frequency of the (1/4) f IN obtained at the output of the low-pass filter 7 in accordance with the frequency division ratio control signal applied to the frequency division ratio switching control terminal 3. An output and a frequency-divided output of (1/5) f IN obtained as an output of the low-pass filter 8 are selected, and the selected output is output from the output terminal 2 as a frequency-divided output to the outside.
【0027】高周波切換器11は、具体的には例えば図
6に示すように、4個のスイッチを中心に構成される。
各スイッチは、例えばFETスイッチであり、ゲートに
印加される分周比制御信号に従いドレイン・ソース間の
導通制御をする。即ち入力1を出力端へ導出するとき
は、S11=ON、S12=S21=OFF、S22=ONとな
り、入力2を出力端へ導出するときは、S11=OFF、
S12=S21=ON、S22=OFFとなるように制御され
る。The high-frequency switch 11 is specifically composed of four switches as shown in FIG. 6, for example.
Each switch is, for example, an FET switch, and controls conduction between a drain and a source according to a frequency division ratio control signal applied to a gate. That is, when the input 1 is derived to the output terminal, S 11 = ON, S 12 = S 21 = OFF, and S 22 = ON. When the input 2 is derived to the output terminal, S 11 = OFF,
Control is performed so that S 12 = S 21 = ON and S 22 = OFF.
【0028】以上のように、分岐器4、混合器(5、
6)、低域フィルタ(7、8)、周波数逓倍器(9、1
0)、高周波切換器11は、全て半導体基板上に搭載す
ることが可能なものである。特に、ミリ波帯等の超高周
波帯では波長も短いことから分布定数回路も微小な寸法
となり、モノリシック集積回路に充分に搭載可能な寸法
である。そして、本回路の動作上限を決定する半導体素
子への要求性能も、例えばダイオードの非線形性を利用
する等ができるので、動作周波数において高利得を要求
されるトランジスタを用いた論理回路と比較して遥かに
軽くて済む。即ちミリ波等の超高周波の信号を直接分周
できる。As described above, the splitter 4 and the mixer (5,
6), low-pass filters (7, 8), frequency multipliers (9, 1)
0), all of the high-frequency switches 11 can be mounted on a semiconductor substrate. In particular, since the wavelength is short in an ultra-high frequency band such as a millimeter wave band, the distributed constant circuit has a very small size, and can be sufficiently mounted on a monolithic integrated circuit. The required performance of the semiconductor element that determines the upper limit of operation of the present circuit can also utilize, for example, the nonlinearity of a diode, and can be compared with a logic circuit using a transistor that requires a high gain at an operating frequency. It is much lighter. That is, it is possible to directly divide an ultra-high frequency signal such as a millimeter wave.
【0029】[0029]
【発明の効果】以上説明したように、本発明のモノリシ
ック可変分周器は、半導体基板上に、分岐器、2つのア
ナログ分周器、高周波切換器等、ミリ波帯等の超高周波
帯で動作し得る回路を集積形成してあるので、直接ミリ
波等の超高周波の信号を分周でき、超高周波帯で高機能
かつ高性能の周波数シンセサイザ回路を実現できる効果
がある。As described above, the monolithic variable frequency divider according to the present invention is provided on a semiconductor substrate in the form of a splitter, two analog frequency dividers, a high-frequency switch, and the like in an ultra-high frequency band such as a millimeter wave band. Since an operable circuit is integrated and formed, an ultra-high frequency signal such as a millimeter wave can be directly frequency-divided, and there is an effect that a high-performance and high-performance frequency synthesizer circuit can be realized in an ultra-high frequency band.
【図1】本発明の一実施例に係るモノリシック可変分周
器の構成ブロック図である。FIG. 1 is a configuration block diagram of a monolithic variable frequency divider according to one embodiment of the present invention.
【図2】分岐器の一例であるウィルキンソンデバイダの
構成概念図である。FIG. 2 is a conceptual diagram of a configuration of a Wilkinson divider which is an example of a branching device.
【図3】混合器の一例であるシングルバランスダイオー
ドミキサの構成ブロック図である。FIG. 3 is a configuration block diagram of a single balance diode mixer as an example of a mixer.
【図4】シングルバランスダイオードミキサの各構成要
素の具体例であり、(a)はハイブリッドリングの概念
図、(b)は高域フィルタの概念図、(c)は低域フィ
ルタの概念図である。4A and 4B are specific examples of components of a single-balanced diode mixer. FIG. 4A is a conceptual diagram of a hybrid ring, FIG. 4B is a conceptual diagram of a high-pass filter, and FIG. 4C is a conceptual diagram of a low-pass filter. is there.
【図5】周波数逓倍器の具体的構成例であり、(a)は
3逓倍器の構成図、(b)は帯域フィルタ(BPF)の
構成概念図、(c)は4逓倍器の構成図、(d)は2逓
倍器の構成図である。5A and 5B are specific configuration examples of a frequency multiplier. FIG. 5A is a configuration diagram of a tripler, FIG. 5B is a conceptual diagram of a bandpass filter (BPF), and FIG. 5C is a configuration diagram of a quadrupler. , (D) is a configuration diagram of the doubler.
【図6】高周波切換器の具体的構成例の図である。FIG. 6 is a diagram illustrating a specific configuration example of a high-frequency switch.
【図7】従来の可変分周器の構成ブロック図である。FIG. 7 is a configuration block diagram of a conventional variable frequency divider.
1 入力端子 2 出力端子 3 分周比切換制御端子 4 分岐器 5,6 混合器 7,8 低域フィルタ 9,10 周波数逓倍器 11 高周波切換器 DESCRIPTION OF SYMBOLS 1 Input terminal 2 Output terminal 3 Division ratio switching control terminal 4 Divider 5, 6 Mixer 7, 8 Low-pass filter 9, 10 Frequency multiplier 11 High-frequency switch
Claims (3)
を安定化する周波数シンセサイザ回路に使用可能なモノ
リシック可変分周器であって、入力高周波信号を2分岐
する分岐器と; 分岐器の各分岐出力をそれぞれ互いに
異なる分周比で分周する2個のアナログ分周器であっ
て、一方の入力とするシングルバランスダイオードミキ
サで構成された混合器と; 混合器の出力から低周波成
分を取り出す低域フィルタと;低域フィルタの出力を周
波数逓倍して混合器の他方の入力に与える周波数逓倍器
と; で構成され、整数mと同n(但し、m≠n)を逓
倍数としたとき、一方の低域フィルタの出力に(m+
1)分周信号が得られ、他方の低域フィルタの出力に
(n+1)分周信号を得るアナログ分周器と; 2個の
アナログ分周器の出力を外部から与えられる制御信号に
従って切り換えて出力する高周波切換器と; を半導体
基板上に集積形成してミリ波帯の超高周波の入力信号を
直接分周可能としたことを特徴とするモノリシック可変
分周器。1. A monolithic variable frequency divider which can be used in a frequency synthesizer circuit for stabilizing an ultra-high frequency signal source intended for a millimeter wave band, comprising: a splitter for splitting an input high-frequency signal into two; Two analog frequency dividers for dividing the respective branch outputs with different frequency division ratios from each other.
And a single-balanced diode mixer
A low-frequency component from the output of the mixer.
A low-pass filter that extracts the minute;
Frequency multiplier that multiplies the wave number and supplies it to the other input of the mixer
Where n is the same as the integer m (where m ≠ n).
When it is a multiple, the output of one low-pass filter is (m +
1) A frequency-divided signal is obtained and output to the other low-pass filter.
(N + 1) an analog frequency divider for obtaining a frequency-divided signal; and a high-frequency switch for switching and outputting the outputs of the two analog frequency dividers in accordance with a control signal supplied from the outside; A monolithic variable frequency divider, which is capable of directly dividing an input signal of a waveband of an ultra-high frequency.
n)を整数としたとき、一方のアナログ分周器が入力周
波数の1/(m+1)の周波数で安定化する閉ループに
より(m+1)分周信号を出力し、他方のアナログ分周
器が入力周波数の1/(n+1)の周波数で安定化する
閉ループにより(n+1)分周信号を出力する; こと
を特徴とする請求項1に記載のモノリシック可変分周
器。2. The two analog frequency dividers have m and n (m ≠).
When n) is an integer, one analog divider outputs a (m + 1) frequency-divided signal by a closed loop that is stabilized at a frequency of 1 / (m + 1) of the input frequency, and the other analog frequency divider outputs the input frequency. The monolithic variable frequency divider according to claim 1, wherein a (n + 1) frequency-divided signal is output by a closed loop stabilized at a frequency of 1 / (n + 1).
成される; ことを特徴とする請求項1に記載のモノリ
シック可変分周器。3. The monolithic variable frequency divider according to claim 1, wherein the branching device comprises a Wilkinson divider.
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---|---|---|---|
JP6333425A JP2861844B2 (en) | 1994-12-15 | 1994-12-15 | Monolithic variable frequency divider |
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JP6333425A JP2861844B2 (en) | 1994-12-15 | 1994-12-15 | Monolithic variable frequency divider |
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---|---|
JPH08172316A JPH08172316A (en) | 1996-07-02 |
JP2861844B2 true JP2861844B2 (en) | 1999-02-24 |
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JPS6210505U (en) * | 1985-07-02 | 1987-01-22 | ||
JPS6258918U (en) * | 1985-10-01 | 1987-04-11 | ||
JPH01181307A (en) * | 1988-01-14 | 1989-07-19 | Matsushita Electric Ind Co Ltd | High frequency divider |
-
1994
- 1994-12-15 JP JP6333425A patent/JP2861844B2/en not_active Expired - Fee Related
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