JP2859918B2 - 符号化可能なトランスポンダ - Google Patents

符号化可能なトランスポンダ

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JP2859918B2 JP2056759A JP5675990A JP2859918B2 JP 2859918 B2 JP2859918 B2 JP 2859918B2 JP 2056759 A JP2056759 A JP 2056759A JP 5675990 A JP5675990 A JP 5675990A JP 2859918 B2 JP2859918 B2 JP 2859918B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はトランスポンダ素子に関し、より特定すれば
プログラム可能であり、質問されたときにプログラムに
したがって応答するトランスポンダ素子またはタグに関
する。タグのプログラミングはメモリへのデータ挿入を
含み、タグの動作モードを変更するであろう。
［従来の技術］ 現在２つの良く使用されているタグの中にデータを遠
隔から挿入する技術がある。第１はタグの内部回路を制
御するための基準クロックとしてキャリア信号を使用す
るものである。そして異なった周波数の第２の信号はデ
ータを書き込み挿入するために使用される。このような
方法はGB 2077556Bおよび2102250Bに開示されている。
もう１つの方法は位相ないし振幅変調によってキャリア
上にデータを重ね合わせることである。位相変調が適応
された場合には、キャリア周波数はタグ中の内部基準発
振器を作動させる手段である。
［発明が解決しようとする課題］ 両方法とも限界を有している。２つの分離した入力信
号により、２つのアナログ入力回路と２つの入力アンテ
ナが必要となる。このことはタグの価格と内部電流容量
の増加をもたらす。さらに制御装置の複雑さという重荷
をも含んでいる。
単一の信号キャリアに対し位相変調手法を適用すると
システムはなんらかのデータをタグ中に書き込む前にア
ンテナが検知したことを識別する必要がある。このこと
はまたタグのアンテナの方位を書き込みフェーズの間制
御機器に対して一定に維持することを要求する。これは
付加的な回路に関しある程度の価値の増加を含み、その
使用に何らかの制限を与える。
振幅変調は方位の問題を克服するが、ダイナミックレ
ンジの制限に影響される。電場の強さが帯域の３乗根に
従って減衰する低周波数システムにおいては、適当な自
動ゲイン制御がタグの入力増幅器に含まれていなければ
ならない。これは困難な技術的挑戦を意味し、常に実際
的に達成できるダイナミックレンジを制限する。
本発明は広いダイナミックンジに亘って運用可能な、
２重のアンテナ入力装置による価格的な代償も、位相あ
るいは振幅変調によるシステム的な複雑さもない読出し
書き込み技術を提供することを目的とする。
［課題を解決するための手段］ EP−Ａ−0289136は制御装置共振回路の出力がタグの
メモリ中に読み込まれるデータ信号のロジックレベルを
変更するためにパルス化されているデータ伝送システム
を開示している。しかしながらクロックがデータ伝送プ
ロトコルによって決定されるため、タグは内部タイミン
グ回路を有しなければならない。望ましくは、新たなデ
ータビットは制限装置共振回路の出力を変更せずに発生
される。
［作用］ 本発明の第１の面によれば、放射されたキャリア信号
のパルスを受信する入力回路と、データ記憶手段と、該
入力回路から出力されるキャリア信号を受信するために
接続される周波数分周器又はカウンタ回路であって、該
入力回路によって受信される入力キャリア信号パルスの
長さに依存する時間によってロジック値が変化するロジ
ック信号を該データ記憶手段に供給する出力線を有する
周波数分周器又はカウンタ回路と、と具備する符号化可
能な電子装置であって、 該キャリア信号パルスの終了まで該ロジック値が該デ
ータ記憶手段に供給されることを禁止し、該キャリア信
号パルスが予め定められた最大値を越えたときに該ロジ
ック値が該データ記憶手段に供給されることを禁止する
手段が具備されることを特徴とする符号化可能な電子装
置が提供される。
上記素子の利点はタグが内部タイミング手段を必要と
しないことである。データのクロックはキャリアパルス
の終了によってのみなし遂げられる。このことはスペー
ス、材料および価格を節約することとなる。
望ましい素子においては、データ蓄積手段は素子の主
メモリを構成し、そこにロジック信号を供給する手段は
分割器列であり、防止手段は入力回路のリセット出力で
あり、リセット出力はメモリにデータを送り込むメモリ
入力に接続される。この構成の利点は防止手段が素子内
に既に存在する入力回路の出力を構成することであり、
それゆえそれ以上の付加的な部品を必要としないことで
ある。代案としてまたは付加的にデータ蓄積手段は素子
の機能変更手段を構成する。機能変更手段の内容はキー
と比較され、一致しない場合には主メモリ中に送り込ま
れるべきデータを許容する手段を作動する。
望ましい構成において、一致が発生した場合キーはリ
セット出力から主メモリのクロック入力に信号が伝達す
るためのアンドゲートを開とするラッチ回路をイネイブ
ルとし、素子は引き続くキャリアパルス間の時間が機能
変更手段とラッチ回路をリセットする予め設定された最
大値を越えた場合には遅延されたリセット信号を発生す
る手段を含み、キャリアパルスの間隔が予め定められた
最大値を越えた場合には機能変更手段をリセットするた
めの手段をさらに含む。この構成の利点は素子の正常な
動作に影響を与える全てのランダム雑音あるいは未確認
の源の可能性を減少することである。
既存のタグの１つの問題は、他のタグシステムの制御
装置と予期しない方法で干渉することである。例えば、
電子的物品探査（EAS）システムにおいては万引防止シ
ステムとして広く使用されているが他のシステムに対す
る符号化されたタグの運搬人は、不覚にも店舗警報シス
テムを起動させ、きまりの悪い思いをする。本発明はま
たこの問題を克服することも目的とする。
したがって、他の望ましい構成において機能変更手段
の内容はキーと比較され一致した場合にはそこに伝送さ
れた対応するインタゴレーションパルスに応答するため
に素子を起動する手段を作動する。これは１つの構造の
中で複数の設定を有する符号化された素子が使用可能で
あり、各設定の素子は各キーに対応した信号によって先
導されるインタゴレーションパルスにのみ応答するとい
う利点を有する。
本発明の第２の面によれば、データ記憶手段に接続さ
れる出力線を有する周波数分周回路又はカウンタ回路に
接続される出力を有する入力回路を具備する符号化可能
な装置の前記データ記憶手段にデータを伝達する方法で
あって、 それぞれが制御された長さを有し、前記入力回路に放
射されたキャリア信号のパルスを供給する段階と、前記
入力回路によって受信されたキャリア信号パルスの長さ
に応ずる時間によってその値が変化する反転する論理信
号値を有する論理信号を発生する前記周波数分周回路又
はカウンタ回路手段中で前記キャリアパルスを分周する
段階と、前記データ記憶手段に供給される対応する論理
値を発生するために前記キャリア信号パルスのそれぞれ
の終了を使用し、前記キャリア信号パルスが予め定めら
れた最大値を越えた場合には前記論理値が前記データ記
憶手段に供給されることを禁止する段階と、を含む方法
が提供される。
電子的素子は電子的タグのようなトランスポンダ素子
であり、データはタグがより詳しい情報を伝送しそして
または受信することを許容する起動命令を構成する事が
望ましい。
望ましい方法においては、パルスの幅は値“1"または
“0"を定め、電子的素子の特定の点に設定し、パルスの
終了が素子のシフトレジスタないしはメモリ中に送り込
まれるべき値をもたらす。
［実施例および発明の効果］ 望まし具体例が、単なる１例にすぎないが、添付図を
参照しつつ説明される。
第１図に示す回路はGB 2102250Bに開示されたものと
ある種の同一性を有する。
回路は132KHzの入力増幅器400と増幅され変調された6
6KHzの出力駆動段401から構成される。128分割するカウ
ンタ列134は本質的な内部タイミング機能を抽出するた
めに使用される。タグ中のデータはＮビットのシフトレ
ジスタSR1からデータセレクタ402によってアクセスされ
る。１つないしは複数の段からなる第２のシフトレジス
タはそれによりトランスポンダが書き込み状態ないしは
モードに切り替えれるであろう手段を備えている。シフ
トレジスタSR2の状態は予め設定されたキー403と比較さ
れる。シフトレジスタSR2とキー403が一致すると書き込
みラッチ404がイネイブルとされる。書き込みラッチの
出力はアンドゲート405に対する第１の入力となる。ア
ンドゲートに対する第２の入力は入力回路400の出力か
ら導かれたリセット信号Ｒであり、典型的には250μｓ
のリカバリ時間を有する。アンドゲート405からの出力
は主シフトレジスタSR1に対するクロック入力を形成す
る。約2msのリカバリ時間を有する第２のリセット回路4
07もまた第１のリセット信号Ｒから導かれる。第２のリ
セット回路407の出力RDは書き込みラッチ404のリセット
入力である。これはまたオアゲート408を介してシフト
レジスタSR2のリセット信号となる。Ｒがリセットされ
たとき、自動的にRDがリセットされないことを記憶すべ
きである。RDはＲのリセットから2ms以上経過後に次の
パルスが到達した場合にのみリセットされる。オアゲー
ト408の第２の入力はカウンタ列の出力A1から導かれ
る。カウンタ列の出力A0はシフトレジスタSR1とSR2両方
のデータ入力である。分割器列134に対するリセットラ
インは遅延回路411によって約１−５μｓ遅延される。
典型的なプログラミングまたは書き込みシーケンスの間
の回路の動作が以下に説明されるである。回路を入力を
受け入れることができる状態にするために、最初に予め
定められたキー信号を伝送することが必要である。この
必要条件は認知されていないプログラミングに対する内
部メモリの保護を、ないしは散発性の高レベルの雑音に
対するデータの保護を確実なものとする。キーは予め定
められたパルス列を伝送することによってタグの中に入
れられる。
列中の第１のパルスを回路が検出すると直ちにリセッ
ト回路400と407がともに高レベルとされる。次に分割器
列134は入力の周波数で決定される率で駆動される。両
方のシフトレジスタに対する入力A0の状態はいかなる場
合でも入力信号中のサイクルの数の関数である。従って
1.5ms間の132KHzの入力信号に対してはシフトレジスタ
に対する入力A0はデータ１となるであろう。入力信号が
1.5ms後に終了したとすれば、リセット回路400の状態の
変化はシフトレジスタSR2の中にデータ１を送り込む。
ＲとA0がそれぞれシフトレジスタSR2のクロックおよび
データ入力であることが望ましい。同様に0.5msのパル
スの伝送はシフトレジスタSR2中にデータ０を送り込
む。シフトレジスタSR2に入力されるデータを壊すおそ
れのあるグリッチは遅延回路411によって防御される。
このことは分割器列134はデータがシフトレジスタSR2の
中に送り込まれてしまった後でなければリセットされな
いことを確かなものとする。適当な間隔のパルスの列を
送ることによって、正しいキーをシフトレジスタSR2中
に送り込むことが可能となる。
シフトレジスタSR2中に書き込まれた全てのデータは
２つの条件のために保持される。その第１は引き続くパ
ルスの間隔が2msを越えた場合にデータがリセットされ
ることである。もしこの状態が発生するとRDはシフトレ
ジスタSR2と書き込みラッチ404をリセットする。第２の
条件はパルスの無い状態が2ms以上持続することであ
る。もしこの状態が発生すると、A1は値１に切り替わ
り、オアゲート408を介してシフトレジスタSR2をリセッ
トする。この要求はシフトレジスタSR2に送り込まれる
全てのランダム雑音の可能性を減少する。
シフトレジスタSR2に書き込まれたデータがキー403と
一致したときは、書き込みラッチ404が入力Ｃでイネイ
ブルとされる。このことはアンドゲート405に供給され
るリセット信号Ｒがデータを主シフトレジスタSR1中の
メモリに送り込むことを許容する。
そしてデータはシフトレジスタSR2中に書き込むため
に使用されたのとおなじ手法によって主シフトレジスタ
SR1中に書き込まれる。主シフトレジスタSR1にデータ送
り込みが完了すると書き込みラッチ404はパルス列の終
了によるRDの状態の変化によってリセットされる。
実際には制御装置からの信号伝送に対して有限の立上
がり立下がり時間が存在する。それゆえタグが立ち上が
り正確な瞬間はそれ自身の応答と伝送アンテナからのタ
グの距離の関数となるであろう。同様にリセット回路の
リカバリ時間に対してタグ間に生成許容値がある。これ
らのファクタはデータが書き込まれる率に実際的な制限
を与える。これは第２図の波形に示されている。
軌跡Ａは、制御装置によって132KHzで伝送されたパル
ス列の代表的な波形を示す。伝送包絡線の立上がり立下
がり時間は250μｓのオーダである。軌跡Ｂはシフトレ
ジスタSR1とSR2に対するデータ入力を形成するカウンタ
列からの出力を示す。実線はタグが接近した範囲にある
場合の出力A0を示す。タグがその最大動作距離にあると
きは、応答A0は破線で与えられる。極限の状態は最大距
離で分割器列134が伝送パルスの開始250μｓ後に送り込
みを開始したときに発生する。これは伝送包絡線がその
ピーク値に到達したときに対応する。
軌跡ＣはリセットラインＲの応答を示す。リセットラ
インは132KHz入力信号のほんの１ないしは２サイクルの
間に高レベルとなる。しかしながらパルスの終了を設定
するリセットラインのための時間はよりながく、大きな
許容幅を有する。リセットラインがリセット状態に戻る
事を許容する程度にパルス間の時間があるとすれば、こ
のことは問題ではない。500μｓのリセットリカバリ時
間という最悪の場合が軌跡に描かれている。132KHzの入
力信号が停止するとすぐに、両シフトレジスタに対する
入力A0はもはや駆動されず、そこで固定される。これは
データがシフトレジスタの何れかに送り込まれる点にリ
セットラインＲが設定するまでこの状態を単に維持す
る。時間遅れ回路411によってもたらされる１−５μｓ
の小さな遅れはカウンタ列がリセットされる以前にシフ
トレジスタ中に出力A0が送り込まれることを確かなもの
とする。
トランスポンダは典型的にはデータビットあたり1.5m
sの率でデータを受け入れる。動作の性質からそれはそ
の読出し範囲と本質的に同じ書き込み範囲を有する。こ
れは読出し範囲に比べ書き込み範囲がしばしば非常に少
ない多くの他の技術と対照的である。これは単に１入力
増幅器によりさらに： （ｉ）静止電流容量を減少し、 （ii）異なった周波数の第２の入力信号を取り扱う必要
性または内部発振器を装備する必要性をを無くし、さら
に （iii）特注チップおよび制御装置の内部構造を非常に
簡素化する。
さらにパルス列によるトランスポンダへの書き込みに
よって振幅増幅キャリアに対して要求されるような特注
チップ内の複雑なAGC回路は必要なくなる。またパルス
変調は位相変調システムにおいて経験されるようなタグ
と制御装置との間の方位の問題に影響されない。
そして最大定義された間隔より小さい全ての入力パル
スの間隔が取り込まれるべきデータビットの状態を確立
し、パルスの終了がデータビットをトランスポンダの内
部メモリに送り込む手段であるトランスポンダ中のデー
タに関する安価なそして簡単な方法を提供する。
プログラミングは単一キャリアからパルス列によって
認知され動かされる。
変更案としてラッチ404に対するリセット入力をオア
ゲート408の出力から取り出し、この場合には延長され
た伝送はまたシフトレジスタSR1中へのデータ入力を終
了する。
他に変更案においてキー403はソフトウエァで構成さ
れトランスポンダへの最初のデータ入力はキーを設定す
る。これはタグのパラメータがソフトウエァ中にいかに
組み込まれるかの例である。
シフトレジスタSR1以下の回路が省略されることを望
むならば、この場合はSR1は出力440からのリセットによ
って直接駆動される。
上述した回路は単一のシフトレジスタSR1に蓄積され
たデータを示しているが、実際はタグはより大容量のメ
モリを有しているであろう。このような状況ではシフト
レジスタSR1は中間蓄積手段として動作するであろう。
それは通常アドレス、命令、データからなる３つの領域
に分割される。データはシフトレジスタSR1から主メモ
リ中の正しいアドレスに制御装置からの書き込み命令を
解読して転送される。
第３図はGB2102250Bに開示されたものと同一性を有す
る本発明の第２の具体例を示す。しかしながらこの具体
例においてパルス列の符号化によるデータの転送はタグ
の動作特性を制御するために使用される。これは例えば
同一の構造中に２つのタグの種類を有することが望まし
い場合の値であろう。１つの種類は個々の高価な商品に
資産追跡の目的で取り付けられるであろう。種類間の区
別なしに、アクセスカードを持った資産を運搬している
人は読み取られることはなく、物品は区別されないであ
ろう。
タグの各種類に対して異なったキー信号を割り当てる
ことによって、それらを選択的に動作させることができ
る。これを達成するための１つの方法が第３図に示され
ている。
第３図において、付加的なアンドゲート510がタグの
入力から出力へのラインに挿入されている。アンドゲー
トの第２の入力はラッチ500の出力Ｑから信号を受信す
る。このラッチはオアゲート508、シフトレジスタSR3お
よびキー回路503から構成される回路によって上述のラ
ッチ404と同様に制御される。オアゲート508は分割回路
から入力としてA1を、回路407から遅延されたリセット
信号としてRDを受信する。オアゲート508の出力はクロ
ックパルスとして入力回路400の出力440からリセット信
号Ｒを受信し、データ入力として分割器出力A0を受信す
るシフトレジスタSR3のリセット入力を構成する。
通常の状態においては、タグは制御ラッチ500によっ
て禁止状態にあるため全データを出力することができな
い。しかしながら回路503によって検出される正しいキ
ーを構成するパルス列を受信したとき、制御ラッチ500
は外される。もしこのパルス列のあとにインタゴレーシ
ョンパルスが引き続けば、即ちリセット信号RDが発生す
る以前にタグは通常の方法でシフトレジスタSR1に保持
されているデータを出力する。
上記の構成の特別利点のある応用は電子的物品探査
（EAS）において使用される簡単な検出システムが符号
化されたタグを動作させる場合に発生する。もし符号化
されたタグがEASのタグと同一の周波数で信号に応答し
たときには、EAS制御装置は誤警報を与える。この非常
に望ましくない効果は、インタゴレーション信号に応答
する符号化されたタグに対して、第３図に示すように予
め定められたキー信号によって信号が転送されると言う
要求によって除去できる。
第４図及び第５図を参照して説明されるように、この
目的のためにごく簡単な禁止回路を備えることもでき
る。この具体例において、入力回路400の出力440からの
リセット信号Ｒは、Ａフリップフロップ520によって構
成されるデータ蓄積手段のクロック入力C(A)、Ｂフリッ
プフロップ530のセット入力Ｓ、そしてダイオード515を
介してフリップフロップ520のリセット入力R(A)に接続
される。フリップフロップ520の出力Q(A)はアンドゲー
ト510の第２の入力に供給される。この具体例において
はリセット出力Ｒのリセット状態は第１図および第３図
に示されるように、低よりも高で示されている。
フリップフロップ530のクロック入力C(B)は5.82msの
周期を有するカウンタ列134からの出力Ｘである。フリ
ップフロップ530のデータ入力D(B)は零に保持され、出
力Q(B)はフリップフロップ520のデータ入力D(B)として
供給される。RC回路560は、Ｒが低となったときに、ダ
イオード515のためにR(A)は直ちに低となるが、Ｒが再
び高となったときR(A)の電圧は回路560のRC時定数によ
って定まるように徐々に上昇する。
第４図の回路の機能は第５図を参照しつつ説明される
が、ここで、 軌跡Ａは短いキャリアパルスＰによって転送される主
インタゴレーションパルスＩを示し、 軌跡Ｂは出力440からのリセット信号Ｒの結果として
の挙動を示し、 軌跡Ｃはフリップフロップ520のリセット入力R(A)の
電圧の対応する挙動を示し、 軌跡Ｄはアンドゲート520に供給されるフリップフロ
ップ520の出力Q(A)を示す。
リセット状態では、リセット信号Ｒは高でありフリッ
プフロップ520の出力Q(A)はアンドゲート520の動作を禁
止するために低である。
入力400において132KHzのキャリア信号Ｐが引き続き存
在すればＲは低となり（第５図軌跡Ｂ参照）、それは入
力R(A)とＳからリセット信号を取り去ることとなる。キ
ャリア信号パルスが終了すると、リセットＲは高とな
り、アンドゲート510に供給される出力Q(A)としてD(A)
の引き続く値を駆動する。これには２つの方法がある。
第１の場合はキャリアパルスが2.91ms即ちＸの周期の
半分よりも短い場合である。この場合はクロック入力D
(B)は低のまま維持され、従ってQ(B)は高のままであ
り、高信号がアンドゲート510に供給されトランスポン
ダが引き続く主インタゴレーションパルスＩに応答する
ことを可能とする。
第２の場合はキャリアパルス信号が2.91msよりも長い
場合である。この場合はQ(B)が低となるようにＸが高と
なり、従ってキャリアパルスＰの終了時には、トランス
ポンダの応答を禁止するためにアンドゲート510に低信
号が供給され続ける。このようにロジック値Q(B)は入力
されるキャリアパルスの長さに依存することが理解され
るであろう。
第４図の回路はさらにインタゴレーション信号の有効
性を検査する。即ち主インタゴレーションパルスＩがイ
ニシャルパルスＰの後、RC回路560のリセット時間によ
って定まる期間につづかなければ、R(A)はフリップフロ
ップ520をリセットするために高となる。
第１図のタグシステムは第３図または第４図のタグシ
ステムと結合することができ、全てのタグシステムはGB
特許2102250Bに開示された１つないしは複数の特徴を備
えることとなるであろう。
発明はトランスポンダについて述べられたけれども、
単純なデータ蓄積素子およびビーコンのような一方向素
子に関しても使用されるであろう。
【図面の簡単な説明】
第１図は本発明の第１の具体例に基づくトランスポンダ
回路のブロックダイヤグラム、 第２図は第１図に関する信号ダイヤグラム、 第３図および第４図は本発明の第２および第３図の具体
例に基づくトランスポンダ回路のブロックダイヤグラム
であり、第４図の具体例の下部は第３図の下部に対応す
るため省略してあり、 第５図は第４図に関する信号ダイヤグラムである。 図において 400……入力回路 401……出力段 402……データセレクタ 403……キー 404……ラッチ 405……アンドゲート 408……オアゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01S 7/00 - 7/42 G01S 13/00 - 13/95 H04B 1/59

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】放射されたキャリア信号のパルスを受信す
    る入力回路（400）と、 データ記憶手段（SR1,SR2,SR3,520）と、 該入力回路から出力されるキャリア信号を受信するため
    に接続される周波数分周器又はカウンタ回路であって、
    該入力回路によって受信される入力キャリア信号パルス
    の長さに依存する時間によってロジック値が変化するロ
    ジック信号（A0,X）を該データ記憶手段に供給する出力
    線を有する周波数分周器又はカウンタ回路と、を具備す
    る符号化可能な電子装置であって、 該キャリア信号パルスの終了まで該ロジック値が該デー
    タ記憶手段に供給されることを禁止し、該キャリア信号
    パルスが予め定められた最大値を越えたときに該ロジッ
    ク値が該データ記憶手段に供給されることを禁止する手
    段が具備されることを特徴とする符号化可能な電子装
    置。
  2. 【請求項２】前記データ記憶手段が、この装置の主メモ
    リ（SR1）を具備し、 前記データ記憶手段に論理信号（A0）を供給する手段
    が、分周回路列を具備し、 前記禁止手段が、データを前記主メモリ（SR1）にクロ
    ックに同期して送り込むメモリ入力（CLOCK）に接続さ
    れる入力回路（400）のリセット出力（440）である請求
    項１に記載の装置。
  3. 【請求項３】前記データ記憶手段が、この装置の機能を
    変更するための手段（SR2,SR3,520）を具備し、 前記データ記憶手段に論理信号（A0,X）を供給する手段
    が、分周回路列を具備し、 前記禁止手段が、データを前記主メモリ（SR2,SR3,52
    0）にクロックに同期して送り込む入力（Ｒ）に接続さ
    れる入力回路（400）のリセット出力（440）である請求
    項１に記載の装置。
  4. 【請求項４】前記機能変更手段（SR2）の内容がキー（4
    03）と比較され、一致したときにデータを前記主メモリ
    （SR1）にクロックに同期して送り込むことを許容する
    手段（404,405）を駆動する請求項２又は３に記載の装
    置。
  5. 【請求項５】一致したときに、キー（403）が、前記リ
    セット出力（440）から前記主メモリ（SR1）のクロック
    入力（CLOCK）に信号を伝送するANDゲート（405）を開
    とするラッチ回路（404）を動作可能とし、 引き続くキャリアパルス間の時間が予め定められた最大
    値を越えたときに、前記機能変更手段（SR2）及び前記
    ラッチ回路（404）をリセットする遅延リセット信号（R
    D）を発生する手段（407）と、 キャリアパルスの存続期間が予が定められた最大値を越
    えたときに、前記機能変更手段（SR2）をリセットする
    手段（A1）と、をさらに具備する請求項４に記載の装
    置。
  6. 【請求項６】前記機能変更手段（SR3）の内容がキー（4
    03）と比較され、一致したときに、その装置がその装置
    に伝送される問い合わせパルスに応答することを許容す
    る手段（500,510）を駆動する請求項２又は３に記載の
    装置。
  7. 【請求項７】一致したときに、キー（503）が、前記入
    力回路（400）から装置出力（401）に信号を伝送するAN
    Dゲート（501）を開とするラッチ回路（500）を動作可
    能とする請求項６に記載の装置。
  8. 【請求項８】前記データ記憶手段が、フリップフロップ
    手段（520,530）を具備し、 前記データ記憶手段に論理信号（Ｘ）を供給する手段
    が、分周回路列（134）を具備し、 満足する長さを有するキャリアパルスを受信したとき
    に、前記フリップフロップ手段（520,530）が、その装
    置がその装置に伝送される引き続く問い合わせパルスに
    応答することを許容する手段（510）を駆動する請求項
    ３に記載の装置。
  9. 【請求項９】前記フリップフロップ手段が、第１のフリ
    ップフロップ（520）と第２のフリップフロップ（530）
    を具備し、 前記第２のフリップフロップが、前記リセット出力（44
    0）に接続されるセット入力（Ｓ）、所定の値に維持さ
    れるデータ入力（D(B)）、前記ロジック信号（Ｘ）を受
    信するために接続されるクロック入力（C(B)）、および
    前記第１のフリップフロップのデータ入力（D(A)）に接
    続される出力（Q(B)）を有し、 前記第１のフリップフロップが、前記リセット出力（44
    0）に接続されるクロック入力（C(A)）および前記その
    装置が引き続く問い合わせパルスに応答することを許容
    する手段（510）に接続される出力（Q(A)）を有する請
    求項８に記載の装置。
  10. 【請求項１０】前記第１のフリップフロップが、予め定
    められた期間内に問い合わせパルスを受信しない限り、
    キャリアパルスの終了から前記予め定められた期間、前
    記第１のフリップフロップに印加されるリセット信号を
    有する請求項８に記載の装置。
  11. 【請求項１１】データ記憶手段（SR1,SR2,SR3,520）に
    接続される出力線を有する周波数分周回路又はカウンタ
    回路に接続される出力を有する入力回路（400）を具備
    する符号化可能な装置の前記データ記憶手段にデータを
    伝達する方法であって、 それぞれが制御された長さを有し、前記入力回路に放射
    されたキャリア信号のパルスを供給する段階と、 前記入力回路によって受信されたキャリア信号パルスの
    長さに応ずる時間によってその値が変化する反転する論
    理信号値を有する論理信号（A0,X）を発生する前記周波
    数分周回路又はカウンタ回路手段中で前記キャリアパル
    スを分周する段階と、 前記データ記憶手段に供給される対応する論理値を発生
    するために前記キャリア信号パルスのそれぞれの終了を
    使用し、前記キャリア信号パルスが予め定められた最大
    値を越えた場合には前記論理値が前記データ記憶手段に
    供給されることを禁止する段階と、を含む方法。
  12. 【請求項１２】前記符号化可能な装置が、前記キャリア
    信号パルス終了時にリセット信号（Ｒ）を発生するリセ
    ット出力（440）をさらに具備し、 前記データ記憶手段に供給される対応する論理信号
    （A0,X）を発生するために前記リセット信号を使用する
    段階を含む請求項11に記載の方法。
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