JP2852063B2

JP2852063B2 - 薄膜トランジスタ回路装置

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Publication number: JP2852063B2
Application number: JP8790389A
Authority: JP
Inventors: 紀雄小池; 好之金子
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-04-10
Filing date: 1989-04-10
Publication date: 1999-01-27
Anticipated expiration: 2014-01-27
Also published as: JPH02267527A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は液晶テレビ，イメージセンサ（撮像装置）、
或はプリンタ等を実現するのに好適な非晶質半導体を能
動層に用いた薄膜トランジスタ装置の構成および製作方
法に関するものである。

〔従来の技術〕

非晶質半導体材料薄膜を用いてトランジスタを形成す
る薄膜トランジスタ（以下TFT［Ｔhin Ｆilm Ｔransist
or］と略称する）は、結晶半導体を用いるトランジスタ
に比べて大面積にわたつて均一に製作することができ
る。したがつてTFTは各種の液晶表示装置や液晶テレビ
ジヨンの構成要素として近年盛んに用いられている。

第２図に液晶テレビの主体である液晶表示パネルの一
例を示す。第２図において、１は表示領域、２は水平駆
動回路、３は垂直駆動回路であり、表示領域１は水平，
垂直方向にマトリツクス状に配列したTFTスイツチ4,液
晶5,信号線６およびゲート選択線７により構成されてい
る。

上記の液晶テレビは平坦な軽量テレビとして、さらに
ポータブルコンピユータの表示装置として大きな期待が
寄せられているしかし、TFTは結晶トランジスタに比べ
ると移動度が３桁小さいため駆動回路（2,3）は結晶シ
リコンを用いたICチツプと液晶パネル内の信号線やゲー
ト線を屈曲性のある配線板８−1,8−２（一般にフレキ
シブル・プリント配線と呼ばれている）等を用いて接続
している。今後、価格の低減，信頼性の向上，画質の向
上（相互配線によるパルス性誘導雑音の発生防止）等を
図つてゆくためには、垂直駆動回路や水平駆動回路を液
晶パネルと同一基板上に集積化してゆくことが大切な課
題となる。

〔発明が解決しようとする課題〕

走査回路を集積化する場合、回路として、結晶半導体
IC回路でよく利用されるシフトレジスタ或は固体撮像素
子等で利用されるシフトレジスタ等を利用することがで
きる。

第３図は従来から利用されているシフトレジスタ型走
査回路がある。従来回路では構成要素としてMOSトラン
ジスタ等が使われているが、ここでは構成要素として非
晶質薄膜トランジスタが使われているものとする。第３
図（ａ）において９は走査回路を構成する単位回路、
G₁,G₂，……は単位回路の各段に設けた走査パルス出力
端子である。前記単位回路は負荷トランジスタT_lと駆動
トランジスタT_dから成る極性反転回路10および転送トラ
ンジスタT_tによつて構成されてる。これらの構成トラン
ジスタの駆動電源として、例えば第３図（ｂ）示すよう
なクロツクパルスφ_１，φ_２、電源電圧V_DD、規準電圧
（“0"レベルに相当する電圧、例えばアース電圧）を与
え、初段回路に前記クロツクパルスと同期のとれた入力
パルスφ_1Nを加えると、各段の出力G₁,G₂，……に入力
パルスが一定時間づつシフトした走査パルスO₁,O₂，…
…を得ることができる。

前記のような走査回路を例えば液晶パネル内に集積化
しようとする場合、この集積化に伴い、次の様な問題が
新たに生じてくる。

走査回路を液晶パネル内に集積化する場合、走査回路
の寸法（走査方向の寸法）は表示領域の寸法に相当する
大きなものとなり、現行の５インチ版でも垂直走査回路
は〜80mm,水平走査回路は〜100mm,従来予定されている2
0インチ版の場合には各々の回路の寸法は〜250mm,〜450
mmと一般の結晶ICチツプ（〜3mm）に比べて２〜３桁大
きなものになる。一方、回路の幅（走査方向に直角方向
の寸法）を見積ると、TFTの移動度が結晶トランジスタ
に比べて〜３桁小さいため所望のコンダクタンス（言い
換えれば走査速度）を得る球めには数千μｍという大き
なチヤンネル幅をもつ複数個のTFTが必要となり、走査
回路の占める面積は極めて大きいものとする。しかも、
この大面積を持つ走査回路は通常、ガラス基板（絶縁
板）の上に形成されるため、パネル製作工程（すなわ
ち、各種のエツチング工程やパネル運搬工程）の途中
で、走査回路を構成するTFTが静電気によつて壊れた
り、大面積のため、欠陥発生密度は通常の結晶ICと同じ
であつても、断線や短絡箇所の総数が多くなる。ここ
で、パネル内に欠陥が発生したときは、表示領域の点状
欠陥程度にとどまり、画質劣下に及ぼす影響は少ない
が、走査回路領域では走査パルスの転送動作の不能につ
ながり、欠陥が発生した箇所以降の走査は不可となる。
すなわち、欠陥発生場所以降の映像表示ができなくな
り、画質劣化に及ぼす影響は極めて大きいものとなる。

さらに、走査回路が納められたパネルが、テレビ組立
工程まで進む前に（工程の途中で）走査回路の検査
（良，不良の判定）や電気的試験等を行うことができる
ようになれば、組立で消費する部品の無駄な消耗を防ぐ
ことができ、また検査時間の短縮にもつながる。

本発明の目的は上記の課題を達成することにあり、静
電気による破壊を防止し、中途検査を可能とするTFT走
査回路を提供することにある。

〔課題を解決するための手段〕

上記本発明の目的は、TFTを用いた走査回路におい
て、回路のパルスシフトに必要な配線とは別に回路構成
トランジスタのゲート，ドレイン（或いはソース）にダ
ミー配線を設けるようにし、これらのダミー枝配線を複
数本設けた幹配線に機能毎に共通に接続し、検査および
製作工程が完了した時点でダミー枝配線の共通接続を解
除し、（例えばガラス基板の切断或はエツチングなどに
より枝配線を各々独立にし）、出来上り段階で走査回路
が本来のパルスシフト動作を行い得る状態を提供するこ
とによつて達成される。

尚、本発明においてダミー配線とは例えばCr,Al等の
導電性材料で形成される走査回路の動作には必要ない配
線であり、電気的な検査或は試験のためたに一時的に設
けるが、最終的には削除しうる配線をさしている。一
方、本体配線とは走査回路の動作に必要な配線であり途
中で削除することなく最終段階およびそれ以降も残る配
線をさしている。また、ダミー枝配線およびダミー幹配
線（単に幹配線とも記す）はいずれも前記のダミー配線
に属する配線であるが、説明の便宜上、種々のダミー枝
配線をまとめた配線をダミー幹配線と称する。

〔作用〕

上記の構成により本発明のTFT走査回路においては、
欠陥発生の低減，検査時間の短縮，信頼性の向上等を図
ることができる。したがつて、走査回路の同一パネル内
集積化はもとより、TFTを用いた装置の機能化や小型
化，価格の低減，表示或い撮像パネルの高精細化や大型
化を実現することが可能となり、TFT回路の実用性或は
応用分野を広げることができる。

〔実施例〕

以下、本発明を実施例を用いて詳細に説明する。

第１図は本発明のTFT走査回路の構成を示した図であ
る。

第１図（ａ）において、９′は単位回路、10′は極性
反転回路、T_l,T_d,T_tは各々負荷，駆動，転送様の薄膜ト
ランジスタである。ｗφ_１,wφ_２,wφ_1N，w_VGG,w_VDD,w
_VSSは走査回路を駆動するクロツクパルス或は電源電圧
等を各々のトランジスタに供給する配線であり、走査回
路がパルス転送動作を行うために必要要配線である。一
方、d₁,d₂,d₃,d₄はパルス転送動作には不要なダミー枝
配線であり、各段に設けられたこれらのダミー枝配線は
ダミー幹配線（共通配線と称してもよい）D₁,D₂に共通
に接続されている。本実施例では枝配線d₁,d₂が構成ト
ランジスタのドレイン（ソースと称してもよい）に端を
発しているのでこれらをまとめて幹配線D₁に、d₂,d₄が
ゲートに端を発しているのでこれらをもとめて幹配線D₂
に接続している。したがつて、本実施例においては２本
の幹配線を設ける例が記載されているが、幹配線の増加
をいとわなければ各トランジスタのドレイン（ソース）
或いはゲート毎にまとめるようにしｍ本（ｍは２以上の
整数、例えばd₁〜d₄に独立した幹配線を設ける場合には
ｍ＝４）の幹配線を設けるようにしてもよい。

幹配線および回路配線にはｎ段の単位回路を構成する
トランジスタのゲート或はドレイン（ソース）がつなが
るので、これらの配線に浮遊する容量はトランジスタ単
体に比べると10³〜10⁵倍大きなものとなる。したがつ
て、トランジスタパネル製作中の成膜工程，パターンニ
ング工程或はハンドリング時にパネルが静電気を浴びる
ことがあつても、トランジスタに加わる静電気電圧は極
めて小さもなものとなり、トランジスタの破壊（例えば
絶縁膜の破壊によるゲート・ドレイン（ソート）短絡）
を防止することができる。

ここで、静電気対策だけが目的であれば、これらのダ
ミー枝配線および回路配線をまとめて１本にすることも
できるが、本発明のもう１つの目的である回路の電気的
検査の実施を考えると高（“1"レベル），低（“0"レベ
ル）２種類の電圧を加えるために少なくとも２本の配線
が必要になる。これらの枝配線或は幹配線は、パネルの
製作工程を完了した時点、或は電気的検査を完了した時
点で、例えばＰ点の様な箇所でパネルを切断し、不要と
なつた領域11を切離すことにより、装置の出来上り段階
では走査回路本体の各ノードは独立した状態に戻され、
正常なパルスシフト動作を行い得る状態になる。ここ
で、各ダミー枝配線とも切断点までの距離部分12は走査
回路の各ノードにつながつた状態として残ることになる
が動作上の支障はない。

電気的検査を行う場合、幹配線と共に本体配線も用い
るようにしてもよい。この場合、本体配線に“1",“0"
電圧を加えるばかりでなく、所定の配線に所望の電圧
（“1"または“0"）を加えて回路を構成するトランジス
タを意図的に開閉するようにし、導通状態に置いたトラ
ンジスタを介して所望のシートを所望の電圧状態に置く
ことが可能となり、検査の自由度を広げることができ
る。

第１図（ｂ）は走査回路を集積化した液晶パネルの全
体構成を示している。１′は表示領域、13は水平走査回
路、14は垂直走査回路、15は１′,13,14を形成したパネ
ル基板（一般に光学的に平坦なガラスが用いられる）で
ある。ここで、D_H1,D_H2は水平走査回路13のための静電
破壊防止、或は電気検査を行うための幹配線、d_H1,d_H2
は幹配線D_H1,D_H2につながる枝配線、D_V1,D_V2は垂直走査
回路14の静電破壊防止、或は電気検査を行うための幹配
線、d_v1,d_V2は幹配線D_v1,D_V2につながる枝配線である。
ここで、走査回路13,14を構成するｗφ_１,wφ_２などの
本体配線は記載を省略した。本実施例では、水平，垂直
走査回路用の幹配線を共に２本とした例を図示したが、
１本にまとめてもよいし、或は検査等の目的に応じてｍ
本（ｍは３本以上の整数）設けるようにしてもよい。検
査等の後、例えばＰ点でパネルを切断し（16-1,16-
2）、Ｐ点より外側の部分11-1,11-2の部分を捨てる。

また、第１図（ｃ）に示したように水平，垂直用の幹
配線を共有する形にしてもよい。ここで、D_HV1,D_HV2は
共有した場合の幹配線を示している。この様に共有する
場合においても、幹配線及び１本にまとめてもよいし或
は３本以上設けるようにしてもよい。本実施例において
はパネルを４箇所（16-1,16-2,16-3,16-4）で切断する
例を示した。

さらに、第１図（ｄ）は幹配線D_W1,D_W2をパネル全体
に設けた例を示している。これらの幹配線には水平，垂
直走査回路の枝配線だけでなく、他のTFT或は回路の枝
配線をつなぐようにしてもよい。また、幹配線の本数も
図示した２本のほかに、目的に応じて１本或は３本以上
設けるようにしても構わない。

第１図（ｅ）は水平走査回路に比べて動作速度が２〜
３桁低くてすむ垂直走査回路14のみをパネル基板15の中
に集積化した場合の実施例を示している。水平走査は従
来と同様、水平駆動回路（ここでは図示せず）によつて
行うものとする。D_V1,D_V2は垂直走査回路用の幹配線で
あり、検査等の後例えばＰ点（16-2）でパネル基板15を
切断する。

第１図（ｆ）は垂直走査回路用の幹配線D_V1,D_V2の他
に、信号線６等をまとめてつないだ幹配線D_D1,D_D2、ゲ
ート選択線７等をまとめてつないだ幹配線D_Gを設けた実
施例である。ここで、信号線用の幹配線は本実施例のよ
うに２本設ける必要はなく、目的に応じて１本だけ（D
_D1或D_D2のいずれか）設けるようにしてもよい。本実施
例においては、検査等の後例えばＰ点（16-1,16-2,16-
3,16-4）でパネル基板15を切断する。

これまでに説明した第１図（ａ）〜（ｆ）の実施例に
おいては、幹配線およびこれにつながるダミー枝配線を
通して検査等を行うが、本体配線（ｗφ_１,wφ_２，
w_VGG,w_VDD,w_VSS等）も静電破壊防止や検査に用いること
が可能である。

第４図（ａ）は本体配線のうち各トランジスタのゲー
トにつながる配線を幹配線D₁′に共通につなぎ、ドレイ
ン（ソース）につながる配線にここではw_VDD,w_VSS,wφ
_1N等がこれに相当する）を幹配線D₂′に共通につなぎ、
静電破壊防止或は電気的検査を行う実施例を示してい
る。検査等を行つた後、パネル基板をＰ点で切断し不要
となつた領域11′を切離すことにより本体配線の各々
（ｗφ_１,wφ_２，w_VGGの組、w_VDD,w_VSS,wφ_1Nの組）が
電気的に独立な配線として使用できるようにする。

第４図（ｂ）はダミー枝配線の一部を本体配線につな
ぐようにした実施例であり、ここでは一例としてダミー
配線d₅,d₆を本体配線w_VDDにつないだ構成を示した。ダ
ミー枝配線の総てをいずれかの本体配線につないでもよ
く、この様な構成によりダミー配線を結ぶ幹配線の本数
を減らすことができる。検査等の後ダミー配線d₅,d₆を
Ｐ点で切断することにより本体配線は所定のノード（ゲ
ート，ドレインまたはソース）だけに電圧を供給する正
常な配線状態に戻される。

第５図は第１図に示した構成とは別の走査回路に本発
明を適用した場合の実施例を示している。第５図（ａ）
は第１図において単位回路の構成要素の１つになつてい
た転送トランジスタの１つを取りはずした走査回路であ
り、この様な構成により各段の出力G₁,G₂，……に互い
に所定時間ずつ重なり合つた走査パルスを得ることがで
きる。d₇,d₉,d₁₀は例えばトランジスタのゲートに設け
たダミー枝配線、d₈は例えばドレイン（ソース）に設け
たダミー枝配線であり、これらは各各幹配線D₁,D₂に接
続されている。本構成においても幹配線、或は幹配線と
本体配線（Ｗφ_１,Wφ_２，W_VGG,W_VDD,W_VSS等）を組合せ
ることにより電気的検査を行い、その後、例えばＰ点で
パネルを切断し不要となつた領域11を捨てる。さらに、
残る１つの転送トランジスタもなくし極性反転回路のみ
で走査回路を構成するような場合にもダミー枝配線、こ
れらを接続する幹配線を設けることにより本発明の目的
を達成することができる（図示せず）。

第５図（ｂ）は非極性反転回路により構成した走査回
路に本発明を適用した場合の実施例を示している。17は
非極性反転回路でありブートストラツプ容量C_Bを備えた
充電トランジスタT_Cと放電回路18により構成されてい
る。T_tは転送トランジスタ（放電回路18に含めるように
するればこの転送トランジスタは省くことができる）、
G₁,G₂，……は走査パルスの出力端子である。ダミー枝
配線d₁₁はトランジスタのゲートに、d₁₂はドレイン（ソ
ース）につながる配線であり、各々は幹配線D₁,D₂に共
通に接続されてる。これまでの実施例の場合と同じよう
に、幹配線或は幹配線と本体配線の組合せにより検査等
を行い、その後Ｐ点で切断し不要となつた領域11を捨て
ることにより本走査回路の配線を正常な状態に戻す。本
走査回路においても第４図（ａ）に示したように本体配
線のみにより検査を行い得る構成にすることができるし
（図示せず）、幹配線の数も検査等の目的に応じて１本
にまとめたり、３本設けるようにしても構わない。本実
施例においては、検査等を容易にするためクロツク配線
を４本設ける例を示したが、２本をまとめて１本とし、
全体を２本のクロツク配線で動作させるようにしても全
く支章ない。また、放電回路を駆動する本体配線はここ
では、w_VSSのみしか示さなかつたが、回路内のトランジ
スタ構成に応じてw_VDD,w_VGG或はクロツク配線等を設け
る場合がある。これらの場合においても第５図（ｂ）に
示した実施例と同様の構成にすれば、上記と同様の効果
が得られる。

ゲート選択線７に寄生する容量はかなり大きくなる。
走査回路にゲート線容量が直接負荷として加わるのを防
ぐため走査回路とゲート線の間に大きな駆動能力を持つ
バツフアトランジスタを設ける場合がある。

第５図（ｃ）は走査回路各段の出力G₁,G₂，……にバ
ツフアトランジスタT_Bを接続した実施例を示している。
d₁₃,d₁₄,d₁₅,d₁₆は走査回路を構成するトランジスタの
ゲート或はドレイン（ソース）につないだダミー枝配線
d₁₇はバツフアトランジスタのドレイン（ソース）につ
ないだダミー枝配線であり、これらの枝配線は例えば幹
配線D₁,D₂に共通に接続されている。またw_Bはバツフア
トランジスタの電源配線でありV_DD等と同様の直流電圧
でもよいし、或はクロツク電圧でもよい。これまでの実
施例と同じように、幹配線或は幹配線と本体配線の組合
せ、或は本体配線のみにより検査等を行い、その後Ｐ点
で切断し不要となつた略域11を捨てることにより、走査
回路およびバツフアトランジスタの配線を正常な状態に
戻す。ここで、幹配線は１本にまとめてもよいし、３本
以上に増やすしてもよい。バツフアトランジスタを複数
個設ける場合には枝配線を複数本に増やしてもよい。ま
た、ゲート選択線７には数多くのスイツチのゲートがつ
ながるので、これはゲート用の幹配線（ここではD₂）に
接続してもよいし、ゲート線用に独立の幹配線（例えば
D₃）を設けるようにしてもよい。このゲート選択線用の
幹配線D₃はゲート選択線の終点の位置（走査回路と反対
側の位置）に設けるようにすることもできる（図示せ
ず）。

第６図は垂直走査回路を２個設けた場合の実施例を示
している（走査回路を３個以上設ける場合も第６図と同
様な構成にすればよい）。14-1,14-2は垂直走査回路，D
_{V1_1},D_{V1_2}は垂直走査回路14-1のために設けたダミー枝
配線d_{V1_1},d_{V1_2}をまとめた幹配線、D_{V2_1},D_{V2_2}は回路
14-2のために設けたダミー枝配線d_{V2_1},d_{V2_2}をまとめ
た幹配線、D_D′は信号線６をまとめた幹配線、さらにD
_H1,D_H2は水平走査回路13のための幹配線である。これら
の幹配線のうちD_D′或はD_H1,D_H2は目的に応じて省いて
もよい。これまでの実施例の場合と同様、検査等を行つ
た後Ｐ点で切断し（16-1,16-2,16-3,16-4）不要となつ
た領域を捨てる。

ここで、垂直走査回路用の幹配線は両側をまとめて１
種類（例えばD_{V1_1},D_{V2_1}、D_{V1_2}とD_{V2_2}を各々１本の
配線にまとめる）にしてもよいし、さらに垂直走査回
路、水平走査回路および信号線用の幹配線をまとめるよ
うにしてもよい。また、水平走査回路を例えば２個設け
るような場合も、ここに示した垂直走査回路の場合と同
様にダミー枝配線および幹配線（D_{H1_1},D_{H1_2}、D_{H2_1}と
D_{H2_2}）を設けるようにすればよい。

第７図は垂直走査回路14,水平走査回路13の他に機能
回路19をパネル基板15の上に集積化した場合の実施例を
示している。d_F1,d_F2は機能回路19のために設けたダミ
ー枝配線であり、これらの枝配線は垂直走査回路用の幹
配線D_V1,D_V2に共通に接続されている。ここで、枝配線d
_F1,d_F2は１本にまとめてもよいし、３本以上設けてもよ
い。また、枝配線d_F1,d_F2は水平走査回路用の幹配線D_H1
とD_H2に接続してもよいし、目的によつては機能回路専
用の幹配線を設け、これに接続するようにしてもよい
し、さらに垂直および水平走査回路をもとめた全体の幹
配線に接続するようにしてもよい。

これまでの実施例においては走査回路を構成する総て
のノードにダミー枝配線を設ける例を示してきたが、将
来回路の集積密度が上がつてくると（例えば単位回路の
ピツチ寸法等が小さくなつてくると）回路パターンのレ
イアウト上の制約から総てのノードにダミー枝配線を設
けることが難しくなる。このよ様な場合には第８図に示
すようにダミー枝配線の一部を省略するようにしてもよ
い。換言すれば目的とする検査等の立場から重要でない
枝配線は省き、必要とする枝配線のみを残すようにす
る。本実施例においては第１図（ａ）に示した枝配線の
うち、例えばd₂とd₃を省き、d₁とd₄を残すようにした構
成が示されている。残した枝配線は幹配線D₁,D₂に共通
に接続されており、検査等を終つた後にＰ点で切断す
る。

上記の実施例の説明においては、幹配線或は本体配線
に検査等のための電圧を印加する場合、同一時刻或は同
一期間に各々の配線に高低の電圧を印加することを考え
てきたが、複数回に分割して検査等のための電圧を印加
するようにしてもよい。

例えば、第１図（ａ）に示した様な構成において、第
１回目にはD₁とD₂に高低等所定の電圧を、第２回目には
ｗφ_１，w_VDD,w_VSSに所定の電圧を、第３回目にはｗφ
_２，w_VGG,w_VDD,w_VSSに所定の電圧をというようにｍ回
（ｍ２）に分けて電圧を印加することが考えられる。
また、各々の配線に電圧を印加する場合、印加に順番を
もたせるようにしてもよい。例えば、出力端子ノード
（G₁,G₂，……）の電圧を最初に決定したい様な場合は
第１番目にw_VGG,w_VDD,w_VSS，D₂に所定の電圧を与え、負
荷トランジスタや駆動トランジスタを導通状態（或は非
導通状態）に書き、ノードG₁,G₂，……を先ず所定の電
圧に、第２番目に他の配線（D₁,wφ_１,wφ_２，w_VDD,w
_VSS）に所定の電圧という具合に、１〜ｍ番目（ｍ
２）にわたつて時間順次に電圧を印加するようにしても
よい。ここで、上記の電圧分割印加法，時間順次印加法
いずれの場合においても任意の配線への電圧印加は複数
回あつてもよい。時間順次印加法において、例えば幹配
線D₁,D₂には第１番目，第２番目，……いずれの時刻に
おいても電圧が印加されてもよく、さらに第１番目，第
２番目の時刻で印加される電圧（高低）が異なつていて
もよい。また、各々の配線に印加する電圧として直流，
交流或はパルスのいずれを用いてもよい。

上記の実施例の説明はTFT液晶テレビ等を構成する走
査回路等を対象として行つてきたが、TFTイメージセン
サやTFTプリンタ等にも同様の走査回路を用いることが
できるので、これらの装置においても本発明の適用が可
能であることは言うまでもない。また、今後の装置の機
能化を図るため走査回路の他にも種々のTFT回路を集積
化することが考えられるが、本発明の趣旨を越えない範
囲でこれらの回路或はこれらの回路を用いたTFT装置に
も本発明を適用できること自明である。

〔発明の効果〕

本発明によれば、走査回路を構成するトランジスタの
ゲート，ドレイン（或はソース）にダミー配線を設け、
回路製作および検査を完了した段階でダミー配線を切断
することにより、（１）欠陥の発生を防止する、（２）
回路を内蔵した基板を装置に組上げる前に回路の良，不
良検査を行うことが可能になる。これは製作歩留りの向
上，検査時間の短縮と組立用部品の無駄な消耗を防ぐう
えで非常に優れた手段となり、本発明のもたらす実用価
値は大きい。

【図面の簡単な説明】

第１図は本発明の薄膜トランジスタ走査回路を示す回路
図、第２図は従来の薄膜トランジスタ液晶テレビの構成
を示す回路図、第３図は従来の走査回路の回路図および
動作を示すパルスタイミング図、第４図，第５図，第６
図，第７図および第８図は本発明の他の実施例の構成を
示す回路図である。 13……水平走査回路、14……垂直走査回路、ｄ……ダミ
ー枝配線、D,D′……幹配線、ｗ……本体配線、15……
パネル基板、16,P……パネル基板切断点。

フロントページの続き (56)参考文献特開昭63−46415（ＪＰ，Ａ) 特開昭64−67930（ＪＰ，Ａ) 特開平２−242229（ＪＰ，Ａ) 特開昭63−71361（ＪＰ，Ａ) 特開平２−8817（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 G02F 1/1333 H01L 29/78 G02F 1/133 G09F 9/30 G09G 3/36

Claims

(57)【特許請求の範囲】

【請求項１】非晶質或いは多結晶半導体を用いた薄膜ト
ランジスタ回路装置において、上記薄膜トランジスタ回
路の構成に必要な導電性本体配線とは別に上記回路の所
定のノードにつながる２つ以上の機能を有する複数本の
ダミー導電性配線を設け、上記ダミー配線のうち機能的
に共通なダミー配線ごとにまとめて共通配線とし、上記
薄膜トランジスタ回路装置の制作が完了した時点で上記
共通配線を所定の個所で切断・除去することにより上記
ダミー配線が電気的に互いに絶縁された状態に置かれる
ようにしたことを特徴とする薄膜トランジスタ回路装
置。