JP2840325B2

JP2840325B2 - データ転送方式

Info

Publication number: JP2840325B2
Application number: JP1266624A
Authority: JP
Inventors: 宏喜三浦
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1989-10-13
Filing date: 1989-10-13
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: JPH03127249A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、データ転送方式、特に複数の要素プロセッ
サを相互結合して並列処理を行なう並列処理装置の各要
素プロセッサ内部でのデータ転送に適したデータ転送方
式に関する。

（ロ）従来の技術近年、実用的な並列処理計算機の実現に向けて研究が
進められており、特に、半導体技術の進歩に伴い、通信
制御部とデータ処理部をあわせたものを、１チップの要
素プロセッサLSIとして実現し、この要素プロセッサLSI
を多数個接続して、並列処理プロセッサを実現する研究
が多く見られる。

本願発明者は、情報処理学会第38回（平成元年前期）
論文集2T−２に開示されているように、１チップの要素
プロセッサLSIを、最大1024台接続した大規模並列デー
タ駆動計算機EDDEN（Enhanced Data Driven ENgine）の
開発を進めている。EDDENでは、多数のプロセッサを行
列配置し、各行方向のプロセッサ群、及び各列方向のプ
ロセッサ群を循環的に結合して、いわゆるトーラス状の
プロセッサ結合網を形成している。各要素プロセッサは
通信制御部、データ処理部を含み、通信制御部は隣接す
る東西南北４方向の要素プロセッサ及び自身のデータ処
理部と接続されている。通信制御部は、東西南北のいず
れかかの方向から到着する通信データパケットを所定の
アルゴリズムで通過させたり、分岐させたり、自身のデ
ータ処理部に入力させたりする。さらに自身のデータ処
理部から出力されたデータを東西南北いずれかの方向に
分岐させて出力する。

上述のような並列計算機においては、１つの要素プロ
セッサから隣接する他の要素プロセッサにデータを転送
する時には、通常、同期式のクロックを用いてデータを
順次シフトしていく方法が用いられる。この時、転送先
が常にデータの受取が可能な状態であれば問題ないが、
例えば１つの要素プロセッサに複数の方向から複数のデ
ータパケットが同時に到着して、それらを全て同一の方
向に出力する必要が生じた時には、１つのパケットを除
いた他のパケットの転送を停止させなければならない。
また、１つの要素プロセッサのデータ処理部が種々の理
由でパケットの入力を禁止することがあり、このように
入力が禁止状態になった時にもデータ処理部に入力させ
ようとするパケットを一時的に待たせる必要がある。こ
のような場合にも後続して到着しようとするパケットの
転送を停止させなければならない。即ち、ある場所でパ
ケットがそれ以上動けなくなると、後続して転送されて
いるパケットの転送をも停止させる必要が生じる。特
に、前述の並列計算機のように多数のプロセッサが結合
されている場合には、あるプロセッサ内部においてパケ
ットが停止した時に、他の多数のプロセッサの内部のパ
ケットをも停止させる必要がある。これらのパケット転
送を一斉に停止させるためには、１つのプロセッサから
他の多数のプロセッサに向けて停止信号を同時に発する
必要があり、このような停止制御は非常に困難であると
ともに、転送制御のためのハードウェア規模が非常に大
きくなる。

従って、これらのパケットを一斉に停止させるのでは
なく、停止する際には最初に停止するパケットから後続
して転送されているパケットへと順次停止していき、停
止が解除される際にも最初に停止したパケットから後続
パケットへと順次停止を解除していくエラスティックな
データ転送方式が望ましい。

（ハ）発明が解決しようとする課題しかしながら、従来このようなエラスティックなデー
タ転送路の実現のためには、各所において、データ転送
のリクエスト信号やそれに対するアクナリッジ信号など
を生成しなければならないので、このような転送制御の
ために大規模なハードウェアが必要であった。

また、前述のような並列処理計算機においては構造体
データのような大規模なデータをプロセッサ間で通信す
る必要が生じるため、１パケットの語数は固定でなく、
可変語数のパケットを転送できることが望ましい。

更に、前述のような要素プロセッサにおけるパケット
の分岐や通過などのルーティング制御は、常に１パケッ
トを単位に行う必要があるため、パケットの先頭の語、
及び最終の語を容易に識別できるようなデータ転送方式
が望ましい。

従って、本発明の目的は、並列処理システムに適した
エラスティックなデータ転送路を簡単なハードウェアで
実現できるデータ転送方式を提供することである。更に
本発明の目的は、可変語数のパケットを転送できるエラ
スティックなデータ転送路を簡単なハードウェアで実現
できるデータ転送方式を提供することである。更に本発
明の目的は、データパケットの先頭の語と最終の語を容
易に識別できるデータ転送方式を提供することである。

（ニ）課題を解決するための手段本発明のデータ転送方式では、ｎビットのデータ値
と、１ビットの転送制御ビットから構成されるｎ＋１ビ
ットの１語データを複数語並べて１つのデータパケット
を構成する。そして、このようなデータパケットを、デ
ータ１語分に相当するｎ＋１ビットの並列ラッチ手段を
複数段カスケード態様に接続したデータ転送路上で１語
ずつ順次転送していく。

そして、前述の転送制御ビットは、１つのデータパケ
ット内において１語ごとにその値が反転するように予め
保持させておき、また、１つのデータパケットに含まれ
る語数は偶数語に限定する。

前述のカスケード態様に接続されたデータ転送路のｋ
番目の段のラッチ手段とｋ＋１番目の段のラッチ手段に
は互いに位相が逆となるクロック信号をラッチ信号とし
て入力する。そして、ｋ番目のラッチ手段にラッチした
１語のデータが次にｋ＋１番目のラッチ手段にラッチさ
れるべき時刻においてｋ番目のラッチ手段が保持してい
る転送制御ビットとｋ＋１番目のラッチ手段が保持して
いる転送制御ビットを比較する。ここで両者が異なって
いれば両者が等しくなるまでｋ番目のラッチ手段への新
たな語のラッチを禁止する。

更に本発明のデータ転送方式では、上述のデータパケ
ットにおける各ｎ＋１ビットの語に、１ビットのパケッ
ト認識ビットを加えて構成されるｎ＋２ビットの１語デ
ータを複数語並べて１つのデータパケットを構成し、こ
のデータパケットを、データ１語分に相当するｎ＋２ビ
ットの並列ラッチ手段を複数段カスケード態様に接続し
たデータ転送路上で上述の方式と同様に転送していく。

（ホ）作用本発明のデータ転送方式に於ては、データパケット自
身が予め１語ごとに値が反転していく転送制御ビットを
保持している。そしてｋ段目のラッチ手段とｋ＋１段目
のラッチ手段には互いに逆相のクロックがそれぞれ入力
されるため、データ転送時にはデータ値と転送制御ビッ
トを含むパケットの各語が所定の時間のずれを持って順
次転送されていく。従って、データ転送時には、例えば
ｋ段目のラッチ手段が保持している転送制御ビットはｋ
＋１段目のラッチ手段に向けての転送リクエスト信号の
役割を果たす。更に、所定の時間経過した後にｋ＋１段
目のラッチ手段が保持している転送制御ビットはｋ段目
のラッチ手段に向けての転送アクナリッジ信号の役割を
果たす。

また、既に述べたようにｋ段目のラッチ手段とｋ＋１
段目のラッチ手段には互いに逆相のクロックがそれぞれ
入力されるため、ｋ段目のラッチ手段へのラッチが禁止
されると、所定の時間経過するごとに、順次ｋ−１段
目、ｋ−２段目・・・の順にラッチが禁止されていく。
同様に、ｋ段目のラッチ手段へのラッチが許可される
と、所定の時間経過するごとに、順次ｋ−１段目、ｋ−
２段目・・・の順にラッチが許可されていく。即ち、前
から順にデータ転送を停止させ、やはり前から順に転送
の停止を解除するエラスティックなデータ転送路が実現
することになる。

また、転送制御ビットに加えて前述のようなパケット
認識ビットを予めパケットに保持させておき、かつ１パ
ケットの語数を偶数語に限定することにより、これら２
ビットの値によって、パケットの語数が可変であっても
パケットの先頭の語、最終の語、及びそれ以外の３種類
を容易に区別することができる。

（ヘ）実施例第３図に本発明実施例として高並列のデータ駆動計算
機のシステムを示し、第４図に要素プロセッサの構成を
示す。

まず第４図の要素プロセッサ（PE）は、基本的にはプ
ログラム記憶（PS）、発火制御・カラー管理部（FCC
M）、命令実行部（EXE）、及びキューメモリ（Ｑ）が巡
回パイプライン（リング）構造に接続された構成であ
る。

プログラム記憶（PS）はノード番号の更新、定数付
与、及び結果のコピーを行う。発火制御・カラー管理部
（FCCM）は、左右オペランドの待ち合わせ及びカラーの
獲得・解放の管理を行なう。命令実行部（EXE）は、浮
動小数点・整数演算、条件判定、分岐などの命令を実行
する。キュー（Ｑ）は、リング上でのあらゆるデータ流
変動を吸収する緩衝記憶である。

ベクトル演算制御部（VC）は、ベクトル演算関連命
令、及び外部データメモリアクセス命令の実行制御を行
う。外部データメモリ（EDM）は、構造体、ベクトルデ
ータ等を格納するメモリである。

通信制御部（NC）は、東西南北４系統の通信ポートを
備え、最大1024プロセッサ（PE）のトーラス結合網に基
づくルーティング制御を行う。入力制御部（IC）は、通
信制御部からリングへのデータパケットの入力処理を行
う。出力制御部（OC）は、リングから通信制御部へのデ
ータパケットの出力処理を行う。ベクトル演算制御部
（VC）と、入力制御部（IC）及び出力制御部（OC）の間
には構造体（ベクトル）データ通信用のバイパス線を備
えている。

斯様な要素プロセッサ（PE）を多数用いたEDDENの基
本的な構成は第３図に示すようにｎ×ｎ台の要素プロセ
ッサをトーラス結合網で接続することを基本とする。該
トーラス結合網とは、多数のプロセッサを行列配置し、
各縦方向のプロセッサ群を循環的に結合する複数の縦通
信線と各横方向のプロセッサ群を循環的に結合する複数
の横通信線とで任意のプロセッサ間のデータ通信を可能
としたものである。

本実施例システムでは、ネットワークと外部とのデー
タのやりとりは、ネットワークインタフェース（NIF）
を挿入して行う。

上述の構成のデータ駆動計算機で用いられるデータパ
ケットには、大別してプログラム実行に使用する実行パ
ケットとプログラム実行以外に使用する非実行パケット
があり、第６図（ａ）〜（ｅ）にその実例を示してい
る。パケット形式は、構造体データを保持したパケット
以外は固定長とし、プロセサ（PE）内のパイプラインリ
ング上では33ビット×２語、ネットワーク上（通信制御
部）においては18ビット×４語構成である。以下に、第
６図のパケットフォーマットにおける各フィールドの内
容について説明する。

HD（1bit）:2語パケットの際の１語目（ヘッダ）と２
語目（テイル）の識別子。ヘッダの時“1" EX（1bit）：パイプラインリングから通信制御部へ向
けて出力すべきパケットを識別するフラグ。

MODE（2bit）：実行パケット、非実行パケット等のパ
ケットの種類を識別する識別コード。

Ｓ−CODE:MODEと合わせてパケットに対する処理を規
定する識別コード。

OPCODE−Ｍ（5bit）及びOPCODE−Ｓ（6bit）：命令の
種類を識別するコード。

NODE＃（11bit）：データフローグラフのノード番
号。

COLOR（4bit）：カラー。サブルーチンコールによる
プログラム共用など、同一データフローグラフを多重実
行する際に環境を識別するための識別番号。

DATA（32bit）：整数、浮動小数点数などの数値デー
タ。

HT（1bit）：ネットワーク上のパケットでヘッダ、テ
イルとその中間の語とを識別するためのパケット認識ビ
ット。

RQ（1bit）：ネットワーク上を転送されるパケットに
付加する転送制御ビット。ネットワーク上でデータが１
語転送されるたびに値が反転するため、語の存在を認識
できる。更に、値が反転することが、パケットを前方へ
転送するための転送要求信号となる。また、HTフラグと
合わせて、ヘッタとテイルとを識別できる。

ADDRESS（16bit）：各メモリのロード／ダンプなどの
際に、メモリアドレスを格納する。

本発明の大きな特徴のひとつは、上述のようにネット
ワーク上を転送されるデータパケットに予め転送制御ビ
ットRQ及びパケット認識ビットHTを付加して、データ転
送の際に、語の存在の認識、転送要求、ヘッタ／テイル
／それ以外の語の区別などのために用いている点にあ
る。

而して、パイプラインリング上の入力制御部（IC）に
は、自身のプロセッサ番号を格納しておくためのプロセ
ッサ番号レジスタを備えている。第８図にプロセッサ番
号レジスタの構成を示す。PE番号はＸは横方向（東西方
向）のPE番号（列番号）であり、PE番号はＹは縦方向
（南北方向）のPE番号（行番号）である。両者を合わせ
て各プロセッサを固有に識別するプロセッサ番号とな
る。

第８図に示すPEACTと称するフラグビットは、プロセ
ッサ番号が既に設定されているかどうかを示すフラグで
あり、設定されていなければ“0"であり、設定された時
に“1"となる。

通信制御部（NC）は、第６図（ｃ）及び（ｅ）の如き
パケットを通信ポートを介して受けとる。

特殊動作モード（PEACT＝０）においては、通信制御
部は東西南北あらゆるポートから入力される全てのデー
タパケットを、自身へのパケットとみなして、パイプラ
インリングに入力し、識別コードによって指示される所
定の処理を行わしめる。この時、東西南北いずれかのポ
ートに、第８図に示したプロセッサ番号レジスタへのロ
ードを示す識別コードを持つ非実行パケットが到着する
と、通信制御部は、これをパイプラインリング上の入力
制御部（IC）に入力し、ここでプロセッサ番号レジスタ
に所定のプロセッサ番号がロードされるとともにPEACT
フラグが“1"にセットされる。このようにしてPEACTフ
ラグが“1"にセットされると該プロセッサの通信制御部
（NC）は、ノーマル動作モードで動作するようになる。

ノーマル動作モードに（PEACT＝１）おいては、通信
制御部は到着したパケットの１語目にあるPE＃（パケッ
トの行き先プロセッサ番号）と自身のプロセッサ番号レ
ジスタにセットされている自身のプロセッサ番号とを比
較して、両者が一致した時のみ該パケットをパイプライ
ンリングに入力し、一致しない時は、所定のルーティン
グアルゴリズムに従って該パケットを東西南北いずれか
のポートに出力して隣接するプロセッサに向けて転送す
る。

第７図に、MODEによって識別されるパケットの種類を
示す。同図に示すように、MODE＝00を保持したパケット
は、ホスト計算機へ向けて出力される結果パケットとし
て識別される。

次に、通信制御部の動作についてさらに詳細に説明す
る。第５図に通信制御部（NC）の構成を模式的に示す。
同図に於て、（RWI）及び（RWO）は、西（Ｗ）入出力ポ
ートを構成する自己同期式の入力シフトレジスタ及び出
力シフトレジスタであり、４段の18ビットレジスタから
なる。同様に（REI）（REO）は東（Ｅ）入出力ポート、
（RNI）（RNO）は北（Ｎ）入出力ポート、（RSI）（RS
O）は南（Ｓ）入出力ポートを構成している。また、○
は合流回路、◎は分岐回路を示している。

第５図を用いて、通信制御部におけるルーティングア
ルゴリズムについて説明する。Μ１〜Μ５はそれぞれパ
ケットの合流回路であり、同図に示した番号の順に優先
度をつけて、到着したパケットを合流させる。（番号１
が最も優先度が高い）R1〜R5はそれぞれパケットの分岐
回路であり、以下のようなアルゴリズムで処理を行う。

I.自分のプロセッサ番号（行番号、列番号）を（y,
x）、ネットワークの配列サイズをｐ×ｑ（p:縦方向、
q:横方向）、パケットの行き先プロセッサ番号を（X,
Y）とし、 Δｘ≡（Ｘ−ｘ）mod q,|Δx|≦q/2 Δｙ≡（Ｙ−ｙ）mod p,|Δy|≦p/2 とする。（modは、モジュロ演算を示す。） II.プロセッサ番号は、ＮからＳの方向に順にｙ＝０、１、２、・・・ｐＷからＥの方向に順にｘ＝０、１、２、・・・ｑとする。

III.MODEはパケットのMODEフィールドの値を意味し、MO
DE＝00はホスト計算機行きのパケットであることを意味
する。

以上の条件で以下の処理が行われる。

（１）R1: MODE≠00かつ（PEACT＝０またはΔｙ＝０）の時、パ
ケットをＰへ出力。

MODE＝00かつPEACT＝１かつΔｙ＝０の時、パケット
をＥに出力。

上記以外の時、パケットをＳへ出力。

（２）R2: MODE≠00かつ（PEACT＝０または（Δｘ＝０かつΔｙ
＝０））の時、パケットをＰへ出力。

PEACT＝１かつΔｘ＝０かつΔｙ＞０の時、パケット
をＳへ出力。

PEACT＝１かつΔｘ＝０かつΔｙ＜０の時、パケット
をＮへ出力。

上記以外の時、パケットをＷへ出力。

（３）R3: MODE≠00かつ（PEACT＝０または（Δｘ＝０かつΔｙ
＝０））の時、パケットをＰへ出力。

上記以外の時、パケットをＥへ出力。

（４）R4: MODE≠00かつ（PEACT＝０またはΔｙ＝０）の時、パ
ケットをＰへ出力。

MODE＝00かつPEACT＝１かつΔｙ＝０の時、パケット
をＥへ出力。

上記以外の時、パケットをＮへ出力。

（５）R5: Δｘ＝０かつΔｙ＞０の時、パケットをＳへ出力。

Δｘ＝０かつΔｙ＜０の時、パケットをＮへ出力。

Δｘ＜０の時、パケットをＷへ出力。

上記以外の時、パケットをＥへ出力。

以上の説明からわかるように、PEACT＝１のノーマル
動作モードにおいては、各プロセッサ通信制御部は、パ
ケットの行き先＝（Y,X）、各プロセッサのプロセッサ
番号＝（y,x）の時、Ｘ＝ｘでない限り、パケットをＷ
からＥへ、あるいはＥからＷへ転送する。Ｘ＝ｘであれ
ば、Ｙ＝ｙでない限りパケットをＮからＳへ、あるいは
ＳからＮへ転送する。さらに、ＷまたはＥのポートから
ＮまたはＳのポートにパケットを転送する時、あるいは
パイプラインリング内部からＷ、Ｅ、Ｎ、Ｓのいずれか
のポートにパケットを転送する時には、モジュロ演算に
よって、プロセッサ間距離が小さくなる方向が選択され
ることになり、常に最短距離でのパケット通信制御機能
（セルフルーティング機能）が実現されている。

さらに、パケットが行き先のプロセッサに到着し、Δ
ｘ＝Δｙ＝０が検出されると、MODE≠00ならば行き先プ
ロセッサのパイプラインリングに入力されて処理され、
MODE＝00のホスト計算機行きのパケットであればパイプ
ラインリングには入力せずに特定の通信ポートに（Ｅに
到着したパケット以外は全てＥポートに）出力する。

以上がルーテイングアルゴリズムの一例であるが、こ
れに限られるものではない。また、以上のようなアルゴ
リズムで、パケットを優先度をつけて合流させる場合
に、合流回路に複数のパケットが競合して到着した時に
は、優先度の低いパケットは、一時的に停止して待たね
ばならない。また、パケットを所定の方向に分岐させよ
うとした時にも、分岐先でパケットが停止して進めない
状態であれば、そのパケットをも一時的に停止させなけ
ればならない。

本発明の主たる特徴は、このようなデータ転送の一時
停止、及び停止の解除を柔軟に、かつ少ないハードウェ
アで行なうことができる。通信制御部における基本的な
データ転送の方式にある。これを説明するために、第１
図に、通信制御部の構成要素でる４段の自己同期式シフ
トレジスタの基本的な構成例を示し、第２図に、第１図
のシフトレジスタにおける基本的なデータ転送の流れを
示したタイミング図を示す。

以下では第１図、第２図を用いて本発明のデータ転送
方式の実施例について説明する。

第１図におけるL1〜L4はラッチ手段、ラッチ手段に含
まれるＤ入力・Ｑ出力の構成要素は、ラッチ、またはフ
リップフロップであり、Ｒ入力はＱ出力を０にクリア
し、Ｓ入力はＱ出力を１にセットする。A1〜A4は２入力
のANDゲート、E1〜E4は２入力の排他的NORゲート（同値
ゲート）である。RQ0〜RQ4は各段のラッチ手段が保持す
る転送制御ビット、HT0〜HT4は各段のラッチ手段が保持
するパケット認識ビット、D0〜D4は各段のラッチ手段が
保持するデータ値、AKIは更に前方の転送路からのアク
ナリッジ信号である。CK1〜CK4は、各段のラッチ手段の
内部のラッチまたはフリップフロップに入力される実際
のラッチ信号、Φ１、Φ２は第２図に示すような、互い
に逆相となるクロック信号であり、ラッチ手段L1、L2、
L3、L4にそれぞれΦ１、Φ２、Φ１、Φ２が入力されて
いる。ら乱すことなく実現されていることがわかる。こ
のクロック信号を、それぞれANDゲートA1〜A4によりON/
OFFしてCK1〜CK4が生成される。例えばL1においては、
転送制御ビットRQ1をL2段のクロックΦ１でラッチした
ものとL2段の転送制御ビットRQ1とをE1によって比較し
両者が等しい時にのみANDゲートA1をONにしてクロック
Φ１をイネーブルにする。

第１図の回路は、RESET入力を一時的にゼロにするこ
とによってRQ1〜RQ4はゼロにクリアされ、HT0〜HT4は１
にセットされ、各段はパケットの最終の語（テイル）を
保持した状態となる。第２図に示すように、Φ２のタイ
ミングで入力端のRQ0が１になると、次のΦ１のタイミ
ングでL1のRQ1が１になり、更に次のΦ２のタイミング
でL2のRQが１になるといった具合に順次転送が進み、RQ
4が１になるまでCK1〜CK4はイネーブルになっている。
ここで、RQ4が１になった次のΦ１のタイミング（図中
のt1）において、アクナリッジ信号AKIが１にならない
ため、この時点でE4の出力は０になりCK4が禁止状態に
なる。すると、次のΦ２のタイミングにおいてはE3の出
力が０になりCK3が禁止状態となり、更に次のΦ１のタ
イミングではE2の出力が０になりCK2が禁止状態になる
といった具合に、前方のラッチ手段から後方のラッチ手
段に向けてラッチ動作が順次禁止されて結果的にデータ
転送路が順次停止状態になる。また、例えばt2の時刻に
おいてアクナリッジ信号AKIが１になると即時にE4の出
力は１に復帰しCK4がイネーブルになり、次のΦ２のタ
イミングではE3の出力が１になってCK3がイネーブルに
なるといった具合に、前方のラッチ手段から後方のラッ
チ手段に向けてラッチ動作の停止が順次解除されて結果
的にデータ転送路が順次停止解除状態に戻る。

即ちこれは、本実施例のデータ転送路がデータ１語単
位でエラスティックになっていることを示しており、１
パケットの語数が可変であっても、柔軟に転送の停止及
び停止の解除を行ないながらデータ転送を行なえること
を示している。

また、以上の説明からもわかるように、パケットが予
め保持している転送制御ビットが各段において次の段へ
の転送リクエスト信号の役割を果たすとともに、後方の
段へのアクナリッジ信号の役割をも果たす。このため、
ラッチ手段以外に必要となるハードウェアは１つのラッ
チ手段につき、１ビットのフリップフロップ（またはラ
ッチ）と比較ゲート１個のみである。

更に、既に述べたように、この転送制御ビットに１ビ
ットのパケット認識ビットを加えるだけでパケットの先
頭の語、最終の語、それ以外の語の３種類を容易に区別
でき、本発明の転送制御ビットが種々の役割を果たして
いることがわかる。

（ト）発明の効果以上の説明から明らかなように、本発明のデータ転送
方式によれば、並列処理システムに適したエラスティッ
クなデータ転送路を簡単なハードウェアで実現できる。
また、可変語数のパケットを転送できるエラスティック
なデータ転送路を簡単なハードウェアで実現できる。更
に、データパケットの先頭の語と最終の語とそれ以外の
語を容易に識別することができる。

【図面の簡単な説明】

第１図は本発明のデータ転送方式に基づくデータ転送路
の構成図、第２図は本発明のデータ転送方式に基づくデ
ータ転送路の動作を示すタイミング図、第３図はデータ
通信システムを示すシステム図、第４図はプロセッサの
概略構成を示すブロック図、第５図はプロセッサの要部
の模式図、第６図（ａ）乃至（ｅ）はパケットの構成
図、第７図はパケットの識別コードの一部を示す対応
図、第８図はプロセッサ内部のプロセッサ番号レジスタ
の構成図である。 L1〜L4……ラッチ手段、A1〜A4……ANDゲート、E1〜E4
……排他的NORゲート、RQ0〜RQ4……転送制御ビット、H
T0〜HT4……パケット認識ビット、D0〜D4……データ
値、AKI……アクナリッジ信号、CK1〜CK4……ラッチ信
号、Φ1,Φ２……クロック信号。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/16 G06F 15/82 ＪＩＣＳＴ科学技術文献データベース

Claims

(57)【特許請求の範囲】

【請求項１】ｎビットのデータ値と、１ビットの転送制
御ビットから構成されるｎ＋１ビットの１語データを複
数語並べて１つのデータパケットを構成し、該データパ
ケットを、該データ１語分に相当するｎ＋１ビットの並
列ラッチ手段を複数段カスケード態様に接続したデータ
転送路上で１語ずつ順次転送していくデータ転送方式で
あって、前記転送制御ビットを、１つのデータパケット内におい
て１語ごとにその値が反転するように保持せしめ、更に
前記１つのデータパケットに含まれる語数を偶数語に限
定し、前記カスケード態様に接続されたデータ転送路のｋ番目
の段のラッチ手段とｋ＋１番目の段のラッチ手段には互
いに位相が逆となるクロック信号をラッチ信号として入
力し、前記ｋ番目のラッチ手段にラッチした１語のデー
タが更にｋ＋１番目のラッチ手段にラッチされるべき時
刻においてｋ番目のラッチ手段が保持している転送制御
ビットとｋ＋１番目のラッチ手段が保持している転送制
御ビットを比較し、両者が異なっていれば両者が等しく
なるまでｋ番目のラッチ手段への新たな語のラッチを禁
止することによって、データ転送の停止及び停止の解除
を容易に制御することを特徴となすデータ転送方式。
【請求項２】ｎビットのデータ値と、１ビットの転送制
御ビットと、１ビットのパケット認識ビットから構成さ
れるｎ＋２ビットの１語データを複数語並べて１つのデ
ータパケットを構成し、該データパケットを、該データ
１語分に相当するｎ＋２ビットの並列ラッチ手段を複数
段カスケード態様に接続したデータ転送路上で１語ずつ
順次転送していくデータ転送方式であって、前記転送制御ビットを、１つのデータパケット内におい
て１語ごとにその値が反転するように保持せしめ、前記
パケット認識ビットは、前記１つのデータパケット中に
おいて先頭の語及び最終の語においてのみ特定の値にな
るように保持せしめ、更に前記１つのデータパケットに
含まれる語数を偶数語に限定することによって、１つの
データパケット内において先頭の語、最終の語、それ以
外の語の３種類の語の識別を可能にしたことを特徴とな
す請求項１記載のデータ転送方式。