JP2836855B2 - Test circuit for programmable logic elements - Google Patents
Test circuit for programmable logic elementsInfo
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Description
この発明は、プログラム可能な論理素子(プログラマ
ブルロジックデバイス(以下PLDと記す))に対するテ
スト回路に関するものであり、特にEEPROM素子を使用し
たPLDでプラスチックパッケージ品の様に1回しかプロ
グラムできないメモリ素子に対するテスト回路に関す
る。The present invention relates to a test circuit for a programmable logic device (programmable logic device (hereinafter referred to as PLD)), and particularly to a memory device which can be programmed only once, such as a plastic package product, in a PLD using an EEPROM device. Related to test circuit.
第3図にこの種の従来のテスト回路を示している。 1は、例えば4×4ライン構成のメモリ可能なアンド
アレイを示しており、両ラインの各交差部には、拡大図
に示すように、EPROMトランジスタにてなるメモリ素子
Xのゲートが縦のライン(ワードラインWL)に接続さ
れ、該メモリ素子Xのドレインが横のライン(ビットラ
インBL)に接続される。そしてアンドアレイ1のワード
ラインWLの外側にメモリ素子X′を有するテスト用ワー
ドラインWL′が設けられる。2は、アンドアレイ1にお
ける各列ビットラインBLに対する積項をとるためのアン
ドセンス増幅器であり、3は、これらの4個のアンドセ
ンス増幅器2の出力の論理和をとるオアゲートである。
4は、アンドゲート等よりなるワードライン駆動回路で
あり、前記の各ワードラインWL,WL′に接続される。こ
のワードライン駆動回路4における▲▼信号はテ
スト時に“L"となることにより、アンドアレイ1の全ワ
ードラインWLが“L"となり、テスト用ワードラインWL′
のみが、テスト時の入力端子ATiの状態に応じて“H"/
“L"となる。 又、前記の各ビットラインBLは、それぞれYゲート5
を介してNチャンネルの接地用トランジスタ6に相互に
接続され、前記各Yゲート5のゲートには、列アドレス
インバートデコーダ7を介して列アドレス選択信号が印
加されることにより、Yゲート5がオンとなったビット
ラインBLはトランジスタ6により接地され“L"レベルと
なり、Yゲート5がオフのビットラインBLはトランジス
タ6から開放される。 このアンドアレイ1における一つのビットラインBLに
おける積項をテストする時は、他の3つのビットライン
BLにおける積項の出力を“L"にする必要がある。このた
めに、プログラム時に使用する列アドレス選択信号を列
アドレスインバートデコーダ7にて反転したものを用い
る。つまり、プログラム時には、デコーダ7よりの出力
ラインのうち1本を“H"レベルにするが、テスト時はそ
の逆で、選択された1本の出力ラインのみ“L"レベルに
し、他の非選択の出力ラインを“H"レベルにするためで
ある。これにより、“L"レベルを出力する選択された出
力ラインに対応するYゲート5がオフとなり、当該ビッ
トラインBLは“H"レベルとなる。一方、“H"レベルを出
力する非選択の出力ラインに対応するYゲート5はオン
となり、又、ACT信号が“H"となることにより、当該ビ
ットラインBLはトランジスタ6を介して“L"レベルに固
定される。 以上の動作により、テスト時、列アドレスインバート
デコーダ7で反転された列アドレス選択信号により、順
次ビットラインBLを選択し、その積項を検出することに
よって入力端子から出力端子までの遅延時間の測定を行
う。FIG. 3 shows a conventional test circuit of this kind. Reference numeral 1 denotes a memory-capable AND array having, for example, a 4 × 4 line configuration. At each intersection of both lines, as shown in the enlarged view, a gate of a memory element X composed of an EPROM transistor is a vertical line. (Word line WL), and the drain of the memory element X is connected to a horizontal line (bit line BL). A test word line WL 'having a memory element X' is provided outside the word line WL of the AND array 1. Reference numeral 2 denotes an AND sense amplifier for calculating a product term for each column bit line BL in the AND array 1, and reference numeral 3 denotes an OR gate for calculating the logical sum of the outputs of the four AND sense amplifiers 2.
Reference numeral 4 denotes a word line driving circuit including an AND gate and the like, which is connected to each of the word lines WL and WL '. The signal ▲ in the word line drive circuit 4 becomes “L” at the time of a test, so that all the word lines WL of the AND array 1 become “L” and the test word line WL ′
Only “H” / depending on the state of the input terminal ATi during the test.
It becomes “L”. Each of the bit lines BL is connected to a Y gate 5 respectively.
Are connected to each other via an N-channel grounding transistor 6, and a column address selection signal is applied to the gate of each of the Y gates 5 via a column address invert decoder 7 to turn on the Y gate 5. Is grounded by the transistor 6 and becomes "L" level, and the bit line BL with the Y gate 5 turned off is released from the transistor 6. When testing the product term on one bit line BL in the AND array 1, the other three bit lines BL
The output of the product term in BL needs to be “L”. For this purpose, a signal obtained by inverting the column address selection signal used in programming by the column address invert decoder 7 is used. That is, at the time of programming, one of the output lines from the decoder 7 is set to the "H" level, but at the time of the test, the opposite is true, and only one selected output line is set to the "L" level, and the other unselected Is set to “H” level. As a result, the Y gate 5 corresponding to the selected output line outputting the "L" level is turned off, and the bit line BL is set to the "H" level. On the other hand, the Y gate 5 corresponding to the non-selected output line outputting the “H” level is turned on, and the ACT signal becomes “H”, whereby the bit line BL becomes “L” via the transistor 6. Fixed to level. By the above operation, at the time of the test, the bit line BL is sequentially selected by the column address selection signal inverted by the column address invert decoder 7, and the product term thereof is detected to measure the delay time from the input terminal to the output terminal. I do.
ところが、上記のテスト回路では、テスト用のメモリ
素子X′を用いることにより、入力回路,出力回路,ア
ンドセンス増幅器2、オアゲート3等のテストは行える
が、実際に使用するアンドアレイ1内のメモリ素子X自
身のテストを行うことはできない。例えばメモリ素子X
の欠陥により、ゲートオン時のソース・ドレイン電流Io
nが異常に小さい場合、該メモリ素子を含むビットライ
ンBLをアクセスした時の遅延時間が遅くなるが、いずれ
のメモリ素子が欠陥であるのかを特定することはできな
かった。 この発明は、上述した問題点をなくすためになされた
ものであり、実際に使用するアンドアレイにおけるメモ
リ素子の検査ができるテスト回路を提供することを目的
とする。However, in the above-described test circuit, the input circuit, the output circuit, the AND sense amplifier 2, the OR gate 3, etc. can be tested by using the test memory element X '. The device X itself cannot be tested. For example, the memory element X
Source-drain current Io
When n is abnormally small, the delay time when accessing the bit line BL including the memory element is delayed, but it is not possible to specify which memory element is defective. SUMMARY OF THE INVENTION The present invention has been made in order to eliminate the above-described problem, and has as its object to provide a test circuit capable of testing a memory element in an AND array actually used.
この発明のPLDのテスト回路は、PLDにおける各メモリ
素子を未プログラム状態で該PLDの動作あるいは入出力
遅延時間をテストする回路であって、 データ書込み用のワードライン及び各々がオアゲート
に接続されたビットラインのマトリックス回路からな
り、両ラインの交差部にメモリ素子を有するアンドアレ
イと、 非選択のビットラインを接地手段によりLレベルにす
るとともに、選択した一つのビットラインを前記接地手
段から開放する列アドレス選択手段と、 非選択のワードラインをLレベルにし、当該ワードラ
インに接続されたメモリ素子のゲートをLレベルとする
ワードライン選択手段と、 選択したワードラインを入力信号により、H又はLレ
ベルに切り換え、当該ワードラインに接続されたメモリ
素子のゲートをH又はLレベルに変化させる手段と、 を備えたことを特徴とする。A test circuit for a PLD according to the present invention is a circuit for testing the operation or the input / output delay time of each memory element in the PLD in an unprogrammed state, wherein a word line for data writing and each are connected to an OR gate. An AND array comprising a matrix circuit of bit lines and having a memory element at the intersection of the two lines, an unselected bit line is set to L level by grounding means, and one selected bit line is released from the grounding means. Column address selecting means, word line selecting means for setting an unselected word line to L level, and setting the gate of the memory element connected to the word line to L level, and selecting the selected word line to H or L by an input signal. Level and set the gate of the memory element connected to the word line to H or L level. And means for changing.
上記構成によれば、列アドレス選択手段により、一つ
のビットラインを選択して“H"レベルにするとともに、
ワードライン選択手段により、非選択(被検査対象以
外)のワードラインを“L"レベルに、当該ワードライン
に接続されたメモリ素子をオフにした上で、被検査対象
のワードラインを“H"レベル又は“L"レベルに変化さ
せ、被検査対象のメモリ素子をオン又はオフに切換え、
このときの、入力端子から出力端子までの遅延時間を測
定することにより、前記メモリ素子が正常が否かを判定
できる。According to the above configuration, one bit line is selected by the column address selection means and set to “H” level,
The word line selecting means turns the non-selected (other than the test target) word line to the “L” level, turns off the memory element connected to the word line, and then sets the test target word line to the “H” level. Level or “L” level to switch the memory device under test on or off,
At this time, by measuring the delay time from the input terminal to the output terminal, it can be determined whether or not the memory element is normal.
第1図は、この発明のテスト回路の一実施例を示すブ
ロック図であり、第3図の従来例と同一の部分には同一
の符号を付している。 11は、行デコードであり、プログラム時に用いられる
行アドレス選択信号から所定のデコード信号を作成す
る。12は、ナンドゲートであり、一方の入力部には、行
デコード11よりのデコード出力が入力され、他方の入力
部には、テスト用入力端子ATiよりの信号と、電源ライ
ンとがそれぞれNチャンネルのパスゲート13及びPチャ
ンネルのパスゲート14を介して入力される。これらのパ
スゲート13,14のゲートには、ACT信号が印加される。15
は、アンドアレイ1の各ワードラインWLを駆動するため
のインバータであり、PLD動作時,ベリファイ及びACテ
スト時は、0V/Vcc駆動でプログラム時は0V/Vpp駆動の必
要があるため、第2図の回路構成例で示すごとく、Vcc/
Vpp電圧切換の電源AVに接続されたフィードバックイン
バータを用いている。これらの各インバータ15には、パ
スゲート16を介してテスト用入力端子ATiよりの信号
と、パスゲート17を介して前記ナンドゲート12よりの信
号とが入力される。パスゲート16のゲートにはLGK信号
が印加され、パスゲート17のゲートにはLGK信号の反転
信号が印加される。 次に上記構成のテスト回路の動作を述べる。 テスト時には、ACT信号を“H"レベルにし、従来例と
同様に、一つのビットラインBLにおける積項を“H"レベ
ルとし、他のビットラインBLにおける積項を“L"レベル
にする。次にLGK信号を“L"とした上で、行アドレス選
択信号に基づき、行デコーダ11よりのデコード出力によ
り、被検査のワードラインWL以外のワードラインWLを
“L"レベルにして、各メモリ素子Xのゲートを“L"レベ
ルにする一方、被検査のワードラインWLをテスト用入力
端子ATiの状態に応じて“H"レベル又は“L"レベルに変
化させ、検査対象のメモリ素子Xをオン又はオフにす
る。この動作により、テスト用入力端子ATiから検査対
象のメモリ素子X,アンドセンス増幅器2及びオアゲート
3を通過して出力端子Tに到るまでの遅延時間あるいは
ファンクション動作のテストが行える。FIG. 1 is a block diagram showing an embodiment of a test circuit according to the present invention, and the same parts as those of the conventional example of FIG. 3 are denoted by the same reference numerals. Reference numeral 11 denotes a row decode, which generates a predetermined decode signal from a row address selection signal used at the time of programming. Reference numeral 12 denotes a NAND gate. One input receives a decode output from the row decoder 11, and the other input receives a signal from a test input terminal ATi and a power supply line of N channels. The signal is input via a pass gate 13 and a P-channel pass gate 14. The ACT signal is applied to the gates of these pass gates 13 and 14. Fifteen
Is an inverter for driving each word line WL of the AND array 1. The PLD operation, the verification and the AC test require 0 V / Vcc drive, and the programming requires 0 V / Vpp drive. As shown in the circuit configuration example in the figure, Vcc /
A feedback inverter connected to a power supply AV for Vpp voltage switching is used. Each of these inverters 15 receives a signal from a test input terminal ATi via a pass gate 16 and a signal from the NAND gate 12 via a pass gate 17. An LGK signal is applied to the gate of the pass gate 16, and an inverted signal of the LGK signal is applied to the gate of the pass gate 17. Next, the operation of the test circuit having the above configuration will be described. At the time of the test, the ACT signal is set to “H” level, the product term in one bit line BL is set to “H” level, and the product term in another bit line BL is set to “L” level, as in the conventional example. Next, after setting the LGK signal to “L”, the word lines WL other than the word line WL to be inspected are set to “L” level by the decode output from the row decoder 11 based on the row address selection signal, and While the gate of the element X is set to “L” level, the word line WL to be inspected is changed to “H” level or “L” level according to the state of the test input terminal ATi, and the memory element X to be inspected is changed. Turn on or off. By this operation, a delay time or a function operation test from the test input terminal ATi to the output terminal T through the memory element X to be inspected, the AND sense amplifier 2 and the OR gate 3 can be performed.
以上説明したように、この発明は、PLDのテストに際
し、アンドアレイにおけるワードラインの選択を可能と
したことにより、各メモリ素子個々の入出力遅延時間の
測定が可能となり、その結果、メモリ素子をプログラム
することなく、欠陥のメモリ素子の検出が可能となる。
従って今まではメーカー出荷後にユーザーにてプログラ
ムして始めて検出される不良品がメーカー出荷前に検出
が可能となり、品質の向上が図れる。As described above, according to the present invention, at the time of testing a PLD, by selecting a word line in an AND array, it is possible to measure the input / output delay time of each memory element. Defective memory elements can be detected without programming.
Until now, defective products that are detected only after programmed by the user after shipment from the manufacturer can be detected before shipment from the manufacturer, and quality can be improved.
第1図はこの発明のPLDテスト回路の一実施例を示すブ
ロック図、第2図は、第1図におけるフィードバックイ
ンバータの一例を示す回路図、第3図は、従来のPLDテ
スト回路例を示すブロック図である。 1……アンドアレイ、 2……アンドセンス増幅器、 3……オアゲート、4……ワードライン駆動回路、 5……Yゲート、6……トランジスタ、 7……列アドレスインバートデコーダ、 X……メモリ素子、 11……行デコーダ、12……ナンドゲート、 13,14,16,17……パスゲート、 15……インバータ。FIG. 1 is a block diagram showing an embodiment of the PLD test circuit of the present invention, FIG. 2 is a circuit diagram showing an example of the feedback inverter in FIG. 1, and FIG. 3 is an example of a conventional PLD test circuit. It is a block diagram. DESCRIPTION OF SYMBOLS 1 ... And array, 2 ... And sense amplifier, 3 ... OR gate, 4 ... Word line drive circuit, 5 ... Y gate, 6 ... Transistor, 7 ... Column address invert decoder, X ... Memory element , 11 ... row decoder, 12 ... NAND gate, 13, 14, 16, 17 ... pass gate, 15 ... inverter.
Claims (1)
リ素子を未プログラム状態で該プログラム可能な論理素
子の動作あるいは入出力遅延時間をテストする回路であ
って、 データ書込み用のワードライン及び各々がオアゲートに
接続されたビットラインのマトリックス回路からなり、
両ラインの交差部にメモリ素子を有するアンドアレイ
と、 非選択のビットラインを接地手段によりLレベルにする
とともに、選択した一つのビットラインを前記接地手段
から開放する列アドレス選択手段と、 非選択のワードラインをLレベルにし、当該ワードライ
ンに接続されたメモリ素子のゲートをLレベルとするワ
ードライン選択手段と、 選択したワードラインを入力信号により、H又はLレベ
ルに切り換え、当該ワードラインに接続されたメモリ素
子のゲートをH又はLレベルに変化させる手段と、 を備えたことを特徴とするプログラム可能な論理素子の
テスト回路。1. A circuit for testing an operation or an input / output delay time of a programmable logic element without programming each memory element in the programmable logic element, comprising: a word line for writing data; Consisting of a matrix circuit of bit lines connected to
An AND array having a memory element at the intersection of both lines, a column address selecting means for setting a non-selected bit line to L level by grounding means and releasing one selected bit line from the grounding means, And a word line selecting means for setting the gate of the memory element connected to the word line to the L level, and switching the selected word line to the H or L level by an input signal. Means for changing the gate of the connected memory element to an H or L level. A test circuit for a programmable logic element, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1220614A JP2836855B2 (en) | 1989-08-28 | 1989-08-28 | Test circuit for programmable logic elements |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1220614A JP2836855B2 (en) | 1989-08-28 | 1989-08-28 | Test circuit for programmable logic elements |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0383413A JPH0383413A (en) | 1991-04-09 |
JP2836855B2 true JP2836855B2 (en) | 1998-12-14 |
Family
ID=16753735
Family Applications (1)
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JP1220614A Expired - Lifetime JP2836855B2 (en) | 1989-08-28 | 1989-08-28 | Test circuit for programmable logic elements |
Country Status (1)
Country | Link |
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JP (1) | JP2836855B2 (en) |
Families Citing this family (2)
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---|---|---|---|---|
JP2740361B2 (en) * | 1991-03-06 | 1998-04-15 | 日本電気アイシーマイコンシステム株式会社 | Semiconductor integrated circuit |
JPH0518213U (en) * | 1991-08-23 | 1993-03-05 | 日本オートマチツクマシン株式会社 | Electric wire strip cutting device |
-
1989
- 1989-08-28 JP JP1220614A patent/JP2836855B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0383413A (en) | 1991-04-09 |
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