JP2831076B2 - ニューロコンピュータ - Google Patents
ニューロコンピュータInfo
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- JP2831076B2 JP2831076B2 JP2009911A JP991190A JP2831076B2 JP 2831076 B2 JP2831076 B2 JP 2831076B2 JP 2009911 A JP2009911 A JP 2009911A JP 991190 A JP991190 A JP 991190A JP 2831076 B2 JP2831076 B2 JP 2831076B2
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- Japan
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- synapse
- neuron
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、パターン認識、音声認識、信号の符号化な
どに利用されるニユーラルネツトワークを構成するため
のハードウエアであるニユーロコンピユータに関するも
のである。
どに利用されるニユーラルネツトワークを構成するため
のハードウエアであるニユーロコンピユータに関するも
のである。
従来の技術 ニユーラルネツトワークは、多数の入力を１出力に変
換して出力するニユーロンと、前段のニユーロン出力に
重み付けを行い後段のニユーロンに出力するシナプスか
ら構成されている。このようなニユーラルネツトワーク
においては、たとえば01、10などのある入力に対する出
力が、入力に対応した期待値に等しくなるようにシナプ
ス中の重みを変化させる学習という操作を行う。したが
つて、学習を実現するためには、重みを自由に変更でき
るようにする必要がある。従来は、第５図に示すような
MOSトランジスタ１で構成されたかけ算回路２からなる
シナプスが用いられ、重みに対応するMOSトランジスタ
１のゲート電圧は、MOSトランジスタ１のゲート容量や
ゲートに接続した容量３に電荷として保持される。学習
時には重みに対応した容量上の電荷量を適切な量だけ変
化させる。この容量は、ニユーラルネツトワークを集積
化する場合の面積上の制約から数pFの小さな値となる。
４はオペアンプである。
換して出力するニユーロンと、前段のニユーロン出力に
重み付けを行い後段のニユーロンに出力するシナプスか
ら構成されている。このようなニユーラルネツトワーク
においては、たとえば01、10などのある入力に対する出
力が、入力に対応した期待値に等しくなるようにシナプ
ス中の重みを変化させる学習という操作を行う。したが
つて、学習を実現するためには、重みを自由に変更でき
るようにする必要がある。従来は、第５図に示すような
MOSトランジスタ１で構成されたかけ算回路２からなる
シナプスが用いられ、重みに対応するMOSトランジスタ
１のゲート電圧は、MOSトランジスタ１のゲート容量や
ゲートに接続した容量３に電荷として保持される。学習
時には重みに対応した容量上の電荷量を適切な量だけ変
化させる。この容量は、ニユーラルネツトワークを集積
化する場合の面積上の制約から数pFの小さな値となる。
４はオペアンプである。
また、シナプスに用いるかけ算回路２やニユーロンに
用いるシグモイド関数（ｆ＝1/（１＋exp（ｘ））発生
回路（図示せず）には従来のVLSI技術との整合性が良
く、集積化が容易なことからMOSトランジスタが使用さ
れている。
用いるシグモイド関数（ｆ＝1/（１＋exp（ｘ））発生
回路（図示せず）には従来のVLSI技術との整合性が良
く、集積化が容易なことからMOSトランジスタが使用さ
れている。
発明が解決しようとする課題 上記従来の構成のものでは、MOSトランジスタ１の容
量に蓄えられる電荷は数十msec以内で放電するので、こ
のニユーラルネツトワークは定常的には動作せず、重み
電荷の放電に伴いネツトワークの出力も変化して入力に
対する期待されるような出力が維持されない。また、MO
Sトランジスタで構成したかけ算器やシグモイド関数発
生回路は精度が悪く、学習に時間がかかる。
量に蓄えられる電荷は数十msec以内で放電するので、こ
のニユーラルネツトワークは定常的には動作せず、重み
電荷の放電に伴いネツトワークの出力も変化して入力に
対する期待されるような出力が維持されない。また、MO
Sトランジスタで構成したかけ算器やシグモイド関数発
生回路は精度が悪く、学習に時間がかかる。
本発明は上記従来の問題を解決するもので、定常的に
動作し、学習効率の高いニユーロコンピユータを提供す
ることを目的とするものである。
動作し、学習効率の高いニユーロコンピユータを提供す
ることを目的とするものである。
課題を解決するための手段 上記課題を解決するために本発明のニューロコンピュ
ータは、重みを保持するディジタルメモリと、このディ
ジタルメモリから出力されるディジタル値をアナログ値
に変換するディジタル−アナログ変換器と、変換された
アナログ値をトランジスタを介して保持するコンデンサ
と、入力信号が入力される第１のニューロンと、この第
１のニューロンから出力されるシグモイド関数に前記コ
ンデンサのアナログ値を用いて重み付けを行うシナプス
部と、このシナプス部からの出力が第２のニューロンを
介して入力され、この入力値が期待値に近づくように重
みを修正して前記ディジタルメモリにデータを出力する
学習制御回路と、前記ディジタルメモリとデコーダを介
して前記トランジスタとを制御するアドレス発生回路と
を備え、前記第２のニューロンの出力に応じて前記コン
デンサのアナログ値を、一定期間内に置き換える（すな
わち、コンデンサのアナログ値を第２のニューロンの出
力に応じて書き換える際に、その書き換えを一定期間内
に行う）ように構成したものである。
ータは、重みを保持するディジタルメモリと、このディ
ジタルメモリから出力されるディジタル値をアナログ値
に変換するディジタル−アナログ変換器と、変換された
アナログ値をトランジスタを介して保持するコンデンサ
と、入力信号が入力される第１のニューロンと、この第
１のニューロンから出力されるシグモイド関数に前記コ
ンデンサのアナログ値を用いて重み付けを行うシナプス
部と、このシナプス部からの出力が第２のニューロンを
介して入力され、この入力値が期待値に近づくように重
みを修正して前記ディジタルメモリにデータを出力する
学習制御回路と、前記ディジタルメモリとデコーダを介
して前記トランジスタとを制御するアドレス発生回路と
を備え、前記第２のニューロンの出力に応じて前記コン
デンサのアナログ値を、一定期間内に置き換える（すな
わち、コンデンサのアナログ値を第２のニューロンの出
力に応じて書き換える際に、その書き換えを一定期間内
に行う）ように構成したものである。
さらに、本発明のニューロコンピュータは、上記構成
に加えて、シナプス部が行列状に配置され、ディジタル
−アナログ変換器とシナプス部との間に列状に第１のト
ランジスタが、行状に第２のトランジスタが配置され、
前記第１のトランジスタにＸデコーダが、前記第２のト
ランジスタにＹデコーダが接続されたものである。
に加えて、シナプス部が行列状に配置され、ディジタル
−アナログ変換器とシナプス部との間に列状に第１のト
ランジスタが、行状に第２のトランジスタが配置され、
前記第１のトランジスタにＸデコーダが、前記第２のト
ランジスタにＹデコーダが接続されたものである。
作用 上記構成により、重みを保持するデイジタルメモリと
その値をアナログ値に変換するD/A変換器を有する回路
を使用して、シナプス部に入力されるコンデンサに蓄え
られた重み電荷量を一定期間内に更新し、また、シナプ
ス部とニユーロンに演算精度の高いバイポーラトランジ
スタで構成したかけ算器とシグモイド関数発生回路を使
用するので、コンデンサに蓄えられた電荷、すなわち重
みの時間変化が低減されて重み保持容量が定常的に保持
され、しかも、演算精度が高く、したがつて学習効率の
良いニユーラルネツトワークが構成できることになる。
その値をアナログ値に変換するD/A変換器を有する回路
を使用して、シナプス部に入力されるコンデンサに蓄え
られた重み電荷量を一定期間内に更新し、また、シナプ
ス部とニユーロンに演算精度の高いバイポーラトランジ
スタで構成したかけ算器とシグモイド関数発生回路を使
用するので、コンデンサに蓄えられた電荷、すなわち重
みの時間変化が低減されて重み保持容量が定常的に保持
され、しかも、演算精度が高く、したがつて学習効率の
良いニユーラルネツトワークが構成できることになる。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例のニユーロコンピユータに
おける構成を示すブロツク図である。第１図において、
３個のニユーロン11からなる階層型のニユーラルネツト
ワークが構成されており、重みは学習制御回路12により
決定されて、RAMまたはEPROM.EEPROMなどのデイジタル
メモリ13に保存される。一方、アドレス発生回路14によ
つて選択されたアドレスに対応するデイジタルメモリ13
内の重みは、D/A変換器15でD/A変換された後、アドレス
発生回路14によつてデコーダ16を介してトランスフアー
ゲート17を制御し、トランスフアーゲート17を通して対
応するシナプス部18のコンデンサである容量19に電荷と
して与えられる。従来例で示したようにこの電荷は放電
するが、放電量が10％程度以下と少ないうちに、重みを
再びトランスフアーゲート17を通して容量19に書き込
み、電荷の放電を阻止する。こうして、シナプス部18の
容量19に蓄えられた電荷によつてシナプス部18の入力用
のMOSトランジスタのゲートの電圧がほぼ一定値にな
る。
おける構成を示すブロツク図である。第１図において、
３個のニユーロン11からなる階層型のニユーラルネツト
ワークが構成されており、重みは学習制御回路12により
決定されて、RAMまたはEPROM.EEPROMなどのデイジタル
メモリ13に保存される。一方、アドレス発生回路14によ
つて選択されたアドレスに対応するデイジタルメモリ13
内の重みは、D/A変換器15でD/A変換された後、アドレス
発生回路14によつてデコーダ16を介してトランスフアー
ゲート17を制御し、トランスフアーゲート17を通して対
応するシナプス部18のコンデンサである容量19に電荷と
して与えられる。従来例で示したようにこの電荷は放電
するが、放電量が10％程度以下と少ないうちに、重みを
再びトランスフアーゲート17を通して容量19に書き込
み、電荷の放電を阻止する。こうして、シナプス部18の
容量19に蓄えられた電荷によつてシナプス部18の入力用
のMOSトランジスタのゲートの電圧がほぼ一定値にな
る。
また、第２図に示すように、シナプス部18を２次元の
マトリクス状に配置する。このとき、デイジタルメモリ
13の後段のD/A変換器15からの信号を時系列化すると、
配線は１本でよい。また、アドレス線もシナプス部18を
マトリクス状に配置することにより、行と列のアドレス
のみの配線ですむために著しく削減される。こうして、
Ｘデコーダ16aおよびＹデコーダ16bでトランスフアーゲ
ート17a.17bを制御し、容量19に電荷を与えて重み電荷
量の更新が容易におこなわれる。この方法は、重み電荷
の保持時間を延ばすために容量部の面積を大きくするこ
とが不要であり、配線数も抑えられることから、回路の
集積化にも有効である。
マトリクス状に配置する。このとき、デイジタルメモリ
13の後段のD/A変換器15からの信号を時系列化すると、
配線は１本でよい。また、アドレス線もシナプス部18を
マトリクス状に配置することにより、行と列のアドレス
のみの配線ですむために著しく削減される。こうして、
Ｘデコーダ16aおよびＹデコーダ16bでトランスフアーゲ
ート17a.17bを制御し、容量19に電荷を与えて重み電荷
量の更新が容易におこなわれる。この方法は、重み電荷
の保持時間を延ばすために容量部の面積を大きくするこ
とが不要であり、配線数も抑えられることから、回路の
集積化にも有効である。
初期状態では重みはランダムに与えられており、ある
入力に対する出力は期待値よりもずれる。出力が期待値
に近づくように重みを修正するバツクプロパゲーシヨン
とよばれる学習アルゴリズムなどにしたがつて、学習制
御回路12で重みを変化させる。こうして得られた重みを
デイジタルメモリ13中の値と置き換える。この学習は１
回では出力と期待値を一致させることができず、重みの
修正を多数回繰り返す。したがつて、重み保持用容量19
への書き込みに要する時間が短いことも重要であるが、
本発明の方法によれば、書き込みの時定数は、トランス
フアーゲート17のオン抵抗と重み保持用容量19との積で
決まり、通常1n秒以下の値となり非常に高速である。
入力に対する出力は期待値よりもずれる。出力が期待値
に近づくように重みを修正するバツクプロパゲーシヨン
とよばれる学習アルゴリズムなどにしたがつて、学習制
御回路12で重みを変化させる。こうして得られた重みを
デイジタルメモリ13中の値と置き換える。この学習は１
回では出力と期待値を一致させることができず、重みの
修正を多数回繰り返す。したがつて、重み保持用容量19
への書き込みに要する時間が短いことも重要であるが、
本発明の方法によれば、書き込みの時定数は、トランス
フアーゲート17のオン抵抗と重み保持用容量19との積で
決まり、通常1n秒以下の値となり非常に高速である。
次に、バイポーラトランジスタとMOSトランジスタで
構成されたシナプス部18を構成するかけ算器の回路を第
３図に示す。かけ算器は従来から使用される“Gilbert"
の回路を用いているが、重み入力線20に接続され、入力
電圧を保持している重み保持用容量19からの電荷の放電
を防ぐために、入力用の差動増幅器21には入力インピー
ダンスの高いMOSトランジスタを使用している。また、2
2はニユーロン11からの信号入力端子であり、MOSトラン
ジスタに接続されている。さらに、かけ算回路23の部分
にはバイポーラトランジスタをもちいているためにかけ
算の誤差は数％以下に抑えることができる。24はバツフ
アアンプ25の出力端に接続される、シナプス部18の出力
端子である。
構成されたシナプス部18を構成するかけ算器の回路を第
３図に示す。かけ算器は従来から使用される“Gilbert"
の回路を用いているが、重み入力線20に接続され、入力
電圧を保持している重み保持用容量19からの電荷の放電
を防ぐために、入力用の差動増幅器21には入力インピー
ダンスの高いMOSトランジスタを使用している。また、2
2はニユーロン11からの信号入力端子であり、MOSトラン
ジスタに接続されている。さらに、かけ算回路23の部分
にはバイポーラトランジスタをもちいているためにかけ
算の誤差は数％以下に抑えることができる。24はバツフ
アアンプ25の出力端に接続される、シナプス部18の出力
端子である。
第４図は、ニユーロンの回路図であり、バイポーラト
ランジスタで構成したジグモイド関数発生回路26を有し
ている。バイポーラトランジスタの差動増幅器の特性が
シグモイド関数型（1/（１＋exp（qx/kT）））になるこ
とを利用している。ここで、ｘは入力電圧、ｑは電荷素
量、ｋはボルツマン定数、Ｔは温度（゜K）を表す。エ
ミツタ抵抗r1.r2は、シグモイド関数発生回路26への入
力レンジを拡大するために挿入している。この回路は単
純でありニユーロン11の集積数を向上させるには非常に
有効である。27はニユーロン11の入力端子であり、28は
出力端子である。また、29はオペアンプである。
ランジスタで構成したジグモイド関数発生回路26を有し
ている。バイポーラトランジスタの差動増幅器の特性が
シグモイド関数型（1/（１＋exp（qx/kT）））になるこ
とを利用している。ここで、ｘは入力電圧、ｑは電荷素
量、ｋはボルツマン定数、Ｔは温度（゜K）を表す。エ
ミツタ抵抗r1.r2は、シグモイド関数発生回路26への入
力レンジを拡大するために挿入している。この回路は単
純でありニユーロン11の集積数を向上させるには非常に
有効である。27はニユーロン11の入力端子であり、28は
出力端子である。また、29はオペアンプである。
このように、第３図および第４図で示された回路は、
いずれも誤差が５％以内と精度が高い。階層型ニユーラ
ルネツトワークの学習を行う場合、重み値の決定には、
最急降下法の一種であるバツクプロパゲーシヨンと呼ば
れる最適化のアルゴリズムが用いられる。これは、出力
と期待値との誤差にシグモイド関数の微分をかけて誤差
の重みについての偏微分を計算する。誤差が小さくなる
ように重みを偏微分の値に比例して変化させる。通常、
このような計算はコンピユータ上で行い、計算された重
みの値をニユーラルネツトワークのハードウエアに与え
て処理を行う。このようにすれば、計算された重みをセ
ツトするだけで学習済みの多数のニユーラルネツトワー
クを作製できる。ところが、ニユーラルネツトワークの
ハードウエア内の回路精度が悪く、計算に用いたシグモ
イド関数の形と差異があるとか、シナプス部のかけ算精
度が悪い場合には計算された重みの値では、ハードウエ
アの出力が変化し期待値には一致しない。
いずれも誤差が５％以内と精度が高い。階層型ニユーラ
ルネツトワークの学習を行う場合、重み値の決定には、
最急降下法の一種であるバツクプロパゲーシヨンと呼ば
れる最適化のアルゴリズムが用いられる。これは、出力
と期待値との誤差にシグモイド関数の微分をかけて誤差
の重みについての偏微分を計算する。誤差が小さくなる
ように重みを偏微分の値に比例して変化させる。通常、
このような計算はコンピユータ上で行い、計算された重
みの値をニユーラルネツトワークのハードウエアに与え
て処理を行う。このようにすれば、計算された重みをセ
ツトするだけで学習済みの多数のニユーラルネツトワー
クを作製できる。ところが、ニユーラルネツトワークの
ハードウエア内の回路精度が悪く、計算に用いたシグモ
イド関数の形と差異があるとか、シナプス部のかけ算精
度が悪い場合には計算された重みの値では、ハードウエ
アの出力が変化し期待値には一致しない。
また、ニユーラルネツトワークのハードウエアがコン
ピユータよりも高速で動作できる場合には、学習自体も
ハードウエアを用いて行う。この場合はニユーラルネツ
トワークに入力を与え、そのネツトワークからの出力を
測定して、コンピユータで出力が期待値に近くなるよう
な重みを計算する。再度、この重みを使用してニユーラ
ルネツトワークの出力を測定し、この過程を繰り返す。
出力が期待値に収束するまでこれを繰り返すが、回路精
度が悪い場合には収束するまでの回数が非常に多くな
る。
ピユータよりも高速で動作できる場合には、学習自体も
ハードウエアを用いて行う。この場合はニユーラルネツ
トワークに入力を与え、そのネツトワークからの出力を
測定して、コンピユータで出力が期待値に近くなるよう
な重みを計算する。再度、この重みを使用してニユーラ
ルネツトワークの出力を測定し、この過程を繰り返す。
出力が期待値に収束するまでこれを繰り返すが、回路精
度が悪い場合には収束するまでの回数が非常に多くな
る。
以上のように、回路精度が良いとニユーラルネツトワ
ークの学習効率は良くなる。したがつて、本発明では回
路精度の高いバイポーラトランジスタを基本とした回路
設計を行つている。
ークの学習効率は良くなる。したがつて、本発明では回
路精度の高いバイポーラトランジスタを基本とした回路
設計を行つている。
発明の効果 以上のように本発明によれば、重みをコンデンサの重
い保持用容量にほぼ定常的に保持することができ、しか
も、学習効率の高いニユーラルネツトワークを構成する
ことができるものである。
い保持用容量にほぼ定常的に保持することができ、しか
も、学習効率の高いニユーラルネツトワークを構成する
ことができるものである。
第１図は本発明の一実施例のニユーロコンピユータにお
ける構成を示すブロツク図、第２図は同ニユーロコンピ
ユータのシナプス部の配置図、第３図は同ニユーロコン
ピユータのシナプス部の回路図、第４図は同ニユーロコ
ンピユータのニユーロンの回路図、第５図は従来のニユ
ーロコンピユータのシナプス部の回路図である。 11……ニユーロン、12……学習制御回路、13……デイジ
タルメモリ、14……アドレス発生回路、15……D/A変換
器、16……デコーダ、16a……Ｘデコーダ、16b……Ｙデ
コーダ、17.17a.17b……トランスフアーゲート、18……
シナプス部、19……容量、21……入力用差動増幅器、23
……かけ算回路、26……シグモイド関数発生回路。
ける構成を示すブロツク図、第２図は同ニユーロコンピ
ユータのシナプス部の配置図、第３図は同ニユーロコン
ピユータのシナプス部の回路図、第４図は同ニユーロコ
ンピユータのニユーロンの回路図、第５図は従来のニユ
ーロコンピユータのシナプス部の回路図である。 11……ニユーロン、12……学習制御回路、13……デイジ
タルメモリ、14……アドレス発生回路、15……D/A変換
器、16……デコーダ、16a……Ｘデコーダ、16b……Ｙデ
コーダ、17.17a.17b……トランスフアーゲート、18……
シナプス部、19……容量、21……入力用差動増幅器、23
……かけ算回路、26……シグモイド関数発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大槻 達男 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平１−237754（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06G 7/60 G06F 15/18
Claims (2)
- 【請求項１】重みを保持するディジタルメモリと、この
ディジタルメモリから出力されるディジタル値をアナロ
グ値に変換するディジタル−アナログ変換器と、変換さ
れたアナログ値をトランジスタを介して保持するコンデ
ンサと、入力信号が入力される第１のニューロンと、こ
の第１のニューロンから出力されるシグモイド関数に前
記コンデンサのアナログ値を用いて重み付けを行うシナ
プス部と、このシナプス部からの出力が第２のニューロ
ンを介して入力され、この入力値が期待値に近づくよう
に重みを修正して前記ディジタルメモリにデータを出力
する学習制御回路と、前記ディジタルメモリとデコーダ
を介して前記トランジスタとを制御するアドレス発生回
路とを備え、前記第２のニューロンの出力に応じて前記
コンデンサのアナログ値を、一定期間内に置き換えるよ
うに構成したニューロコンピュータ。 - 【請求項２】シナプス部が行列状に配置され、ディジタ
ル−アナログ変換器とシナプス部との間に列状に第１の
トランジスタが、行状に第２のトランジスタが配置さ
れ、前記第１のトランジスタにＸデコーダが、前記第２
のトランジスタにＹデコーダが接続された請求項１記載
のニューロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009911A JP2831076B2 (ja) | 1990-01-19 | 1990-01-19 | ニューロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009911A JP2831076B2 (ja) | 1990-01-19 | 1990-01-19 | ニューロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214373A JPH03214373A (ja) | 1991-09-19 |
| JP2831076B2 true JP2831076B2 (ja) | 1998-12-02 |
Family
ID=11733292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009911A Expired - Fee Related JP2831076B2 (ja) | 1990-01-19 | 1990-01-19 | ニューロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2831076B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866645A (en) * | 1987-12-23 | 1989-09-12 | North American Philips Corporation | Neural network with dynamic refresh capability |
-
1990
- 1990-01-19 JP JP2009911A patent/JP2831076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03214373A (ja) | 1991-09-19 |
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