JP2830294B2 - Line switching device - Google Patents
Line switching deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回線切換装置内に、ホスト系用PIO部、２
ケの切換部系用PIO部、共通制御部、電源部と一体化さ
れている複数個のn:mマトリックス切換部、AC受電部お
よびAC分配部を持つことにより、多重系のシステム（又
は、装置）を構築するための回線切換装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a host system PIO unit,
By having a plurality of n: m matrix switching units, an AC power receiving unit and an AC distribution unit integrated with the PIO unit for the switching unit system, the common control unit, and the power supply unit, a multiplex system (or Device) for establishing a line switching device.
従来は、２ケの切換部系用PIO部を持ち、複数系のn:m
マトリックス型切換部の制御ラインのバスを二重化し、
電源部を分散化した回線切換装置はなかった。Conventionally, two PIO units for the switching unit were used, and n: m
Duplex the control line bus of the matrix type switching unit,
There was no line switching device with a decentralized power supply.
従来は、上述した、回線切換装置がなかったために複
数個のn:mマトリックス型切換部の内、１ケでも制御ラ
インのバスに影響する障害が発生すると、残りのn:mマ
トリックス型切換部の切換制御をすることが出来なかっ
た。Conventionally, among the plurality of n: m matrix-type switching units described above, if one or more of the n: m matrix-type switching units fail due to the absence of a line switching device, the remaining n: m matrix-type switching units Could not be controlled.
本発明の回線切換装置は、ホスト系用PIO部、２ケの
切換部系用PIO部、共通制御部、電源部と一体化されて
いる複数個のn:mマトリックス切換部、AC受電部およびA
C分配部を持つことにより上記欠点を解決した、回線切
換装置を提供するものである。The line switching device of the present invention includes a host system PIO unit, two switching unit system PIO units, a common control unit, a plurality of n: m matrix switching units integrated with a power supply unit, an AC power receiving unit, A
An object of the present invention is to provide a line switching device which has solved the above-mentioned disadvantage by having a C distribution unit.
次に、本発明の一実施例について、図面を参照して説
明する。Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の回線切換装置の一例を示すブロック
図である。１は＃1HOSTシステム、２は＃mHOSTシステ
ム、３は制御部Ｙ内HOST系PIO部、４は制御部内共通制
御部、５は制御部内＃１切換部系PIO部、６は制御部内
＃２切換部系PIO部、37は制御部用電源部、７は＃1n:m
マトリックス型切換部、８は＃1n:mマトリックス型切換
部用電源部、９は＃n n:mマトリックス型切換部、10は
＃n n:mマトリックス型切換部用電源部、11は、AC受電
部、12はAC分配部、13〜18は制御ライン、19〜22はAC10
0Vラインを示す。FIG. 1 is a block diagram showing an example of the line switching device of the present invention. 1 is a # 1 HOST system, 2 is a #mHOST system, 3 is a HOST PIO section in the control section Y, 4 is a common control section in the control section, 5 is a # 1 switching section system PIO section in the control section, and 6 is a # 2 switch in the control section. Subsystem PIO unit, 37 is power supply unit for control unit, 7 is # 1n: m
Matrix type switching unit, 8 is a # 1n: m matrix type switching unit power supply unit, 9 is #nn: m matrix type switching unit, 10 is #nn: m matrix type switching unit power supply unit, and 11 is an AC power receiving unit , 12 is an AC distribution unit, 13-18 are control lines, 19-22 are AC10
Shows the 0V line.
第２図はn:mマトリックス型切換部を示す詳細を示す
ブロック図である。23は＃１切換制御回路、24は＃２切
換制御回路、25はデコード回路、26はラッチ回路、27は
クロスポイントスイッチ回路、28はLINE側D/R回路、29
はHOST側D/R回路、30〜32は制御ライン、33,35はLINE系
インタフェース、34,36はHOST系インタフェースを示
す。AC受電部11にAC100Vが供給されると、AC分配部12を
介して、制御部Ｙ用電源部37、＃1n:mマトリックス型切
換部用電源部８、＃n n:mマトリックス型切換部用電源
部にAC100Vを供給する。FIG. 2 is a block diagram showing details of an n: m matrix type switching unit. 23 is a # 1 switch control circuit, 24 is a # 2 switch control circuit, 25 is a decode circuit, 26 is a latch circuit, 27 is a cross point switch circuit, 28 is a LINE side D / R circuit, 29
Denotes a HOST side D / R circuit, 30 to 32 denote control lines, 33 and 35 denote LINE interfaces, and 34 and 36 denote HOST interfaces. When 100V AC is supplied to the AC power receiving unit 11, the power supply unit 37 for the control unit Y, the power supply unit 8 for the # 1n: m matrix type switching unit, and the #nn: the power source for the m matrix type switching unit via the AC distribution unit 12. Supply AC100V to the power supply.
電源部8,37のAC100V受電部は、コネクタタイプになっ
ているため、電源のON/OFは、コネクタの差し込み／引
き抜きで容易に対処出来る。Since the AC100V power receiving sections of the power supply sections 8 and 37 are of the connector type, ON / OF of the power supply can be easily dealt with by inserting / pulling out the connector.
各電源部は、各々単独に電源のON/OFFが出来るため、
各部の障害発生時には、障害発生していない部分は電源
ONのままで、障害発生している部分のみ電源OFFして、
障害処理対応が出来る。Each power supply can be turned ON / OFF independently,
When a failure occurs in each part, the parts that have not failed
Keep the power on, turn off only the faulty part,
Can handle failure processing.
切換制御部指示は、HOST系PIO部３を介し、共通制御
部４で受信解読して、＃１切換部系PIO5を介して、指示
された各n:mマトリックス型切換部7/9のみを制御し、接
続状態を自己保持する。The switching control unit instruction is received and decoded by the common control unit 4 via the HOST system PIO unit 3 and only the designated n: m matrix type switching units 7/9 are designated via the # 1 switching unit system PIO5. Control and maintain the connection state by itself.
各n:mマトリックス型切換部7/9制御にて異常が検出さ
れると、＃２切換部系PIO6を介して、指示された各n:m
マトリックス型切換部7/9のみを制御し接続状態を自己
保持し、障害回復を図る。When an abnormality is detected by the control of each n: m matrix type switching unit 7/9, each n: m instructed via the # 2 switching unit system PIO6
Only the matrix type switching unit 7/9 is controlled to maintain the connection state by itself to recover from failure.
次に第２図のn:mマトリックス型切換部7,9について説
明する。Next, the n: m matrix type switching units 7, 9 in FIG. 2 will be described.
＃１切換部系PIO5を介して指示された、各n:mマトリ
ックス型切換部は、切換制御回路23→デコード回路35を
介して、ラッチ回路26にクロスポイント指示をセットす
る。Each n: m matrix type switching unit instructed via the # 1 switching unit system PIO5 sets a cross point instruction in the latch circuit 26 via the switching control circuit 23 → the decoding circuit 35.
クロスポイントがセットされるとクロスポイントスイ
ッチ回路27に指示して、指示されたクロスポイントでLI
NE側D/R回路28とHOST側D/R回路29を接続する。When the cross point is set, the cross point switch circuit 27 is instructed, and LI is set at the specified cross point.
The NE D / R circuit 28 and the HOST D / R circuit 29 are connected.
例えば、＃１切換部系PIO5を介して、切換指示した場
合に異事（障害）が発生すると、＃２切換部系PIOを介
して、各n:mマトリックス型切換部に切換指示する。For example, when a trouble (failure) occurs when the switching instruction is issued via the # 1 switching unit system PIO5, the switching instruction is given to each n: m matrix type switching unit via the # 2 switching unit system PIO.
＃１切換部系PIO5を介して指示された各n:mマトリッ
クス型切換部は、切換制御回路24→デコード回路25→ラ
ッチ回路26→クロスポイントスイッチ回路27にて指示さ
れたクロスポイントでLINE側D/R回路28とHOST側D/R回路
29を接続する。Each of the n: m matrix type switching units specified via the # 1 switching unit system PIO5 is connected to the LINE side at the cross point specified by the switching control circuit 24 → decoding circuit 25 → latch circuit 26 → cross point switch circuit 27. D / R circuit 28 and HOST side D / R circuit
Connect 29.
以上説明した様に、ホスト系用PIO部、２ケ切換部系
用PIO部、共通制御部、電源部と一体化されている複数
個のn:mマトリックス型切換部、AC受電部およびAC分配
部とで構成するこ次の様な、効果がある。As described above, the host system PIO unit, the two switching unit systems PIO unit, the common control unit, the plurality of n: m matrix type switching units integrated with the power supply unit, the AC power receiving unit, and the AC distribution The following effects can be obtained by configuring the unit.
複数個のn:mマトリックス型切換部に内、１ケでも制
御ラインのバスに影響する障害が発生しても、残りのn:
mマトリックス型切換部の切換制御をすることが出来、
障害回復が図れる。Even if one or more of the n: m matrix type switching units have a fault affecting the control line bus, the remaining n: m
Switching control of m matrix type switching unit can be performed,
Failure recovery can be achieved.
第１図は、本発明の回線切換装置の一実施例を示すブロ
ック図、第２図はn:mマトリックス型切換部の詳細を示
すブロック図である。 １……＃１システム、２……＃nHOSTシステム、３……H
OST系PIO部、４……共通制御部、５……＃１切換部系PI
O部、６……＃２切換部系PIO部、７……＃1n:mマトリッ
クス型切換部、８……＃1n:mマトリックス型切換部用電
源部、９……＃n n:mマトリックス型切換部、10……＃n
n:mマトリックス型切換部用電源部、11……AC受電部、
12……AC分配部、13〜18……制御ライン、19〜22……AC
100Vライン、37……制御部用電源部、23……＃１切換制
御回路、24……＃２切換制御回路、15……デコード回
路、26……ラッチ回路、27……クロスポイントスイッチ
回路、28……LINE側D/R回路、29……HOST側D/R回路、30
〜32……制御ライン、33,35……LINE系、34,36……HOST
系インタフェース。FIG. 1 is a block diagram showing an embodiment of a line switching device according to the present invention, and FIG. 2 is a block diagram showing details of an n: m matrix type switching unit. 1 ... # 1 system, 2 ... # nHOST system, 3 ... H
OST PIO unit, 4 common control unit, 5 # 1 switching unit PI
O section, 6 # 2 switching section system PIO section, 7 # 1n: m matrix type switching section, 8 # 1n: power supply section for m matrix type switching section, 9 ... #nn: m matrix type switching section Switching section, 10 ... # n
n: m power supply for matrix type switching unit, 11 ... AC power receiving unit,
12: AC distribution unit, 13-18: Control line, 19-22: AC
100V line, 37: power supply for control unit, 23: # 1 switch control circuit, 24: # 2 switch control circuit, 15: decode circuit, 26: latch circuit, 27: cross point switch circuit, 28: LINE D / R circuit, 29: HOST D / R circuit, 30
~ 32 ... Control line, 33,35 ... LINE, 34,36 ... HOST
System interface.
Claims (1)
接続を行うホスト系用PIO部と、切換部の切換制御を行
う２ケの切換部系用PIO部と、前記ホスト系用PIO部と切
換部系用PIO部を制御する共通制御部と、電源部と一体
化され前記切換部系用PIO部から切換制御される複数個
のn:mマトリックス型切換部と、前記各部へ給電するAC
受電部およびAC分配部とを持つことにより、複数個のn:
mマトリックス型切換部の制御ラインを二重化したこと
を特徴とする回線切換装置。In a line switching apparatus, a host system PIO section for connecting a host system, two switching section system PIO sections for performing switching control of the switching section, and the host system PIO section and a switching section. A common control unit for controlling the system PIO unit, a plurality of n: m matrix type switching units integrated with the power supply unit and controlled by the switching unit system PIO unit, and an AC for supplying power to each unit.
By having a power receiving unit and an AC distribution unit, a plurality of n:
A line switching device characterized in that the control lines of the m matrix type switching unit are duplicated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023653A JP2830294B2 (en) | 1990-02-02 | 1990-02-02 | Line switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023653A JP2830294B2 (en) | 1990-02-02 | 1990-02-02 | Line switching device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229542A JPH03229542A (en) | 1991-10-11 |
| JP2830294B2 true JP2830294B2 (en) | 1998-12-02 |
Family
ID=12116489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023653A Expired - Lifetime JP2830294B2 (en) | 1990-02-02 | 1990-02-02 | Line switching device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830294B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2761337B2 (en) * | 1992-12-22 | 1998-06-04 | 松下電工株式会社 | Power Wiring Integrated Hub |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273955A (en) * | 1987-05-01 | 1988-11-11 | Nec Corp | Circuit switching device |
-
1990
- 1990-02-02 JP JP2023653A patent/JP2830294B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03229542A (en) | 1991-10-11 |
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