JP2826365B2 - Interleave stage variable error correction transmission system - Google Patents
Interleave stage variable error correction transmission systemInfo
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、データ伝送方式に関し、特にインタリーブ
を用いた誤り訂正伝送方式に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission system, and more particularly, to an error correction transmission system using interleaving.
従来の技術 従来、この種のインタリーブを用いた誤り訂正ではイ
ンタリーブ段数が固定であった。2. Description of the Related Art Heretofore, in this type of error correction using interleaving, the number of interleaving stages has been fixed.
第５図は、インタリーブを行った場合のデータ出力と
誤り訂正符号との対応例を示す。まず、インタリーブさ
れるデータを７ビット長のデータに分け、それぞれ誤り
訂正符号４ビットを計算して付加し、11ビット長のデー
タとする。FIG. 5 shows an example of the correspondence between the data output and the error correction code when interleaving is performed. First, data to be interleaved is divided into 7-bit data, and 4 bits of error correction code are calculated and added to each data to obtain 11-bit data.
データが35ビットの場合には、第５図の様に５個の11
ビット長のデータができる。When the data is 35 bits, as shown in FIG.
Bit length data is generated.
次に、この11ビット長のデータから１ビットずつデー
タ出力を行う。この時第５図に示す様に、11ビット長の
データは、５ビットおきのデータとなっているので、５
ビットまでの連続的な誤りに対して誤り訂正が可能であ
る。上記の様にＮ段（第５図ではＮ＝５）のインタリー
ブを用いることによりＮビットまでの連続的なエラー
（バーストエラー）の誤り訂正が可能である。Next, data is output one bit at a time from the 11-bit data. At this time, as shown in FIG. 5, the 11-bit data is data every 5 bits.
Error correction is possible for continuous errors up to bits. As described above, by using N stages of interleaving (N = 5 in FIG. 5), error correction of a continuous error (burst error) up to N bits is possible.
発明が解決しようとする課題 上述した従来のインタリーブを用いた誤り訂正方式で
は、インタリーブ段数が固定されているために、その段
数以上のバースト、エラーが発生する回線では誤り訂正
が完全でなくなる欠点があつた。Problems to be Solved by the Invention In the above-described conventional error correction method using interleaving, since the number of interleaving stages is fixed, there is a disadvantage that error correction is not complete on a line where bursts and errors occur more than the number of interleaving stages. Atsuta.
また、インタリーブ段数を多く設定した場合にはデー
タの伝送効率が低下してしまう欠点があった。Further, when the number of interleaving stages is set to be large, there is a disadvantage that data transmission efficiency is reduced.
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
諸欠点を解消することを可能とした新規な誤り訂正伝送
方式を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and accordingly, it is an object of the present invention to provide a novel error-correcting transmission system which can eliminate the above-mentioned drawbacks inherent in the prior art. It is in.
課題を解決するための手段 上記目的を達成する為に、本発明のインタリーブ段数
可変誤り訂正伝送方式は、データ伝送を行う対向装置に
おいて、第１の装置が、誤り訂正ビットを付加してイン
タリーブを行う手段であって対向装置から受信した受信
インタリーブ制御ビットに基づいて所定の範囲でインタ
リーブ段数を変更する機能を有する手段と、受信インタ
リーブ制御ビットとインタリーブ段数INTを示す送信イ
ンタリーブ表示ビットとを含むフレームを構成し対向す
る第２の装置に送出する手段を備え、前記第２の装置
は、受信したインタリーブ段数INTでデインタリーブ及
び誤り訂正を行う手段と、誤り訂正がINT回より多くあ
った場合にINT加算情報を、またINT回未満の場合にINT
減算情報を受信インタリーブ制御ビットとして通信デー
タと共に送信フレーム内に構成し前記第１の装置に送出
する手段を備えることを特徴としている。Means for Solving the Problems In order to achieve the above object, an interleave variable number error correction transmission system according to the present invention is characterized in that, in an opposite device for data transmission, a first device adds an error correction bit to perform interleaving in an opposite device. Means for performing a function having a function of changing the number of interleaving stages within a predetermined range based on the reception interleaving control bit received from the opposite device, and a frame including a reception interleaving control bit and a transmission interleave indication bit indicating the number of interleaving stages INT And means for transmitting to the opposing second device, wherein the second device performs deinterleaving and error correction with the received number of interleaving stages INT, and performs error correction more than INT times. INT addition information, and INT if less than INT times
It is characterized by comprising means for forming the subtraction information as a reception interleave control bit together with the communication data in a transmission frame and sending it to the first device.
即ち、本発明においては、伝送フレーム中にインタリ
ーブ段数制御用のビットをもつことによりインタリーブ
段数を可変としている。That is, in the present invention, the number of interleaving stages is made variable by having a bit for controlling the number of interleaving stages in the transmission frame.
実施例 次に本発明をその好ましい一実施例について図面を参
照して具体的に説明する。Next, a preferred embodiment of the present invention will be specifically described with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
第１図を参照するに、参照番号１はデータ入力端子、
２は誤り訂正ビット付加及びインタリーブ回路、３、９
はフレーム作成回路、４、10は送信データ出力端子、
５、11は受信データ入力端子、６、12はフレーム分離回
路、７は誤り訂正及びデインタリーブ回路、８はデータ
出力端子、13、14は伝送路をそれぞれ示す。Referring to FIG. 1, reference numeral 1 is a data input terminal,
2 is an error correction bit adding and interleaving circuit, 3, 9
Is a frame creation circuit, 4 and 10 are transmission data output terminals,
Reference numerals 5 and 11 denote received data input terminals, 6 and 12 denote frame separation circuits, 7 denotes an error correction and deinterleave circuit, 8 denotes a data output terminal, and 13 and 14 denote transmission paths, respectively.
また、第２図は、送信データ出力端子４又は10に出力
され、受信データ入力端子５又は11に入力されるデータ
のフレーム構成例である。第２図において、15はフレー
ムビット、16は受信インタリーブ制御ビット、17は送信
インタリーブ表示ビット、18はデータビットをそれぞれ
示している。FIG. 2 is an example of a frame configuration of data output to the transmission data output terminal 4 or 10 and input to the reception data input terminal 5 or 11. In FIG. 2, 15 is a frame bit, 16 is a reception interleave control bit, 17 is a transmission interleave indication bit, and 18 is a data bit.
第１図、第２図を参照するに、まずデータは、データ
入力端子１に入力され、誤り訂正ビット付加及びインタ
リーブ回路２で１ビット誤り訂正符号を付加され、イン
タリーブ後にフレーム作成回路３でフレームビット15、
受信インタリーブ制御ビット16、送信インタリーブ表示
ビット17が付加され、送信データ出力端子４より第２図
のフレーム構成で送出される。この時誤り訂正ビット付
加及びインタリーブ回路２で行われるインタリーブ段数
は、可変範囲Ｎ〜Ｍ（Ｎ＜Ｍ）において初期値Ｎをイン
タリーブ段数INTとして説明する。また、フレーム作成
回路３で付加される送信インタリーブ表示ビット17もイ
ンタリーブ段数、INTを示すものとする。この様に説明
されたフレームデータは、伝送路13を通り受信データ入
力端子５に入力され、フレーム分解回路６でフレームビ
ット15、受信インタリーブ制御ビット16、送信インタリ
ーブ表示ビット17、データビット18に分離される。さら
に誤り訂正及びデインタリーブ回路７において、フレー
ム分離回路６で分離した送信インタリーブ表示ビット17
を参照しインタリーブ段数INTでデインタリーブ及び誤
り訂正を行う。Referring to FIGS. 1 and 2, first, data is input to a data input terminal 1 and a 1-bit error correction code is added by an error correction bit adding and interleaving circuit 2. Bit 15,
A reception interleave control bit 16 and a transmission interleave indication bit 17 are added, and transmitted from the transmission data output terminal 4 in the frame configuration shown in FIG. At this time, the number of interleave stages performed by the error correction bit addition and interleave circuit 2 will be described assuming that an initial value N is an interleave stage number INT in a variable range N to M (N <M). The transmission interleave indication bit 17 added by the frame creation circuit 3 also indicates the number of interleaving stages, INT. The frame data described above is input to the reception data input terminal 5 through the transmission line 13 and separated into frame bits 15, reception interleave control bits 16, transmission interleave indication bits 17, and data bits 18 by the frame decomposition circuit 6. Is done. Further, in the error correction and deinterleave circuit 7, the transmission interleave indication bits 17 separated by the frame separation circuit 6 are output.
And performs deinterleaving and error correction with the number of interleaving stages INT.
誤り訂正されたデータは、データ入力端子１に入力さ
れたデータと同じ形（エラーフリー）となり、誤り訂正
及びデインタリーブ回路７よりデータ出力端子８に出力
される。さらに、誤り訂正及びデインタリーブ回路７に
おいて誤り訂正がINT回より多くあった場合にはフレー
ム作成回路９にINT加算情報を与え、INT回未満ではINT
減算情報を与える。この情報はフレーム作成回路９で第
２図の受信インタリーブ制御ビット16として第２図のフ
レーム構成で送信データ出力端子10より送出される。こ
のようにして送出されたデータは伝送路14を通り、受信
データ入力端子11に入力されフレーム分離回路12でフレ
ーム分離され、フレームビット15及び受信インタリーブ
制御ビット16、送信インタリーブ表示ビット17に分離さ
れる。ここで取り出された受信インタリーブ制御ビット
16を参照し誤り訂正ビット付加及びインタリーブ回路２
及びフレーム作成回路３では加算情報の場合にはインタ
リーブ段数INTに１を加え、減算情報の場合にはインタ
リーブ段数INTから１を減ずる。この動作フローチヤー
トを第３図に示す。The error corrected data has the same form (error free) as the data input to the data input terminal 1, and is output from the error correction and deinterleave circuit 7 to the data output terminal 8. Further, if the error correction and deinterleave circuit 7 has performed more than INT times of error correction, the frame creation circuit 9 is provided with INT addition information.
Give subtraction information. This information is transmitted from the transmission data output terminal 10 in the frame configuration shown in FIG. 2 as the reception interleave control bit 16 shown in FIG. The data transmitted in this manner passes through the transmission path 14, is input to the reception data input terminal 11, is separated into frames by the frame separation circuit 12, and is separated into frame bits 15, reception interleave control bits 16, and transmission interleave indication bits 17. You. Received interleave control bit extracted here
Error Correction Bit Addition and Interleave Circuit 2 Referring to FIG.
In addition, the frame creation circuit 3 adds 1 to the number of interleaving stages INT for addition information, and subtracts 1 from the number of interleaving stages INT for subtraction information. This operation flowchart is shown in FIG.
上記の動作を行うことにより、伝送路上で発生してい
るバーストエラー（連続ビット誤り）に対し、バースト
エラー長Ｎ〜Ｍの間では、列データと付加された１ビッ
ト誤り訂正符号の中に１ビット誤りしか存在しないの
で、誤り訂正が有効となり、確実なエラーフリーデータ
伝送となる。By performing the above operation, a burst error (continuous bit error) occurring on the transmission path is not included in the column data and the added 1-bit error correction code within the burst error length N to M. Since only a bit error exists, error correction is effective, and reliable error-free data transmission is achieved.
ここで、第２図のデータビット中のデータ使用率の例
を第４図に示す。誤り訂正符号はそのビット数ｘに対し
2xまでのビット列の誤り訂正が可能であるので、ｘ＝４
の時、16ビットまでの誤り訂正が可能である。第４図に
示す様にインタリーブ段数を８段及び５段と設定した場
合に80ビットすべての中でデータとしての使用率は、５
段の場合には60ビット/80ビット、８段の場合には48ビ
ット/80ビットと段数の少ない方が使用率が高くなる。
すなわちデータの伝送効率はインタリーブ段数の少ない
方が高くなるので、上述した例では回線状態の良い回線
では、インタリーブ段数を少なくでき、従って、データ
の伝送効率が上げられる。FIG. 4 shows an example of the data usage rate in the data bits of FIG. The error correction code has a bit number x
Since error correction of bit strings up to 2 x is possible, x = 4
In this case, error correction up to 16 bits is possible. As shown in FIG. 4, when the number of interleaving stages is set to 8 and 5, the usage rate as data in all 80 bits is 5
In the case of stages, 60 bits / 80 bits, and in the case of eight stages, 48 bits / 80 bits, the smaller the number of stages, the higher the usage rate.
That is, since the data transmission efficiency is higher when the number of interleaving stages is smaller, the number of interleaving stages can be reduced in a line having a good line condition in the above-described example, and the data transmission efficiency can be increased.
発明の効果 以上説明したように、本発明によれば、インタリーブ
段数を可変することにより、回線により変化するバース
ト、エラーに対し最適なインタリーブ段数を用いてエラ
ーフリーな伝送を行うことができる効果が得られる。Effect of the Invention As described above, according to the present invention, by changing the number of interleaving stages, the effect of being able to perform error-free transmission using the optimal number of interleaving stages for bursts and errors that vary depending on the line. can get.
また、本発明によれば、回線の状態が良い場合ではイ
ンタリーブ段数を少なくすることによりデータの使用効
率を上げられる効果が得られる。Further, according to the present invention, when the line condition is good, the effect of increasing the data use efficiency can be obtained by reducing the number of interleaving stages.
第１図は本発明の一実施例を示すブロック図である。 １……データ入力端子、２……誤り訂正ビット付加及び
インタリーブ回路、３、９……フレーム作成回路、４、
10……送信データ出力端子、５、11……受信データ入力
端子、６、12……フレーム分離回路、７……誤り訂正及
びデインタリーブ回路、８……データ出力端子、13、14
……伝送路 第２図は本発明の送受信フレーム構成例を示す図であ
る。 15……フレームビット、16……受信インタリーブ制御ビ
ット、17……送信インタリーブ表示ビット、18……デー
タビット 第３図は受信インタリーブ制御フローチャートである。 第４図（ａ）、（ｂ）はインタリーブ段数のちがいによ
る伝送効率の差例を示し、（ａ）はインタリーブ５段の
場合、（ｂ）はインタリーブ８段の場合である。 第５図はインタリーブの実行例を示す図である。FIG. 1 is a block diagram showing one embodiment of the present invention. 1 ... data input terminal 2 ... error correction bit addition and interleave circuit 3, 9 ... frame creation circuit 4,
10: transmission data output terminal, 5, 11: reception data input terminal, 6, 12: frame separation circuit, 7: error correction and deinterleave circuit, 8: data output terminal, 13, 14
... Transmission path FIG. 2 is a diagram showing a configuration example of a transmission / reception frame of the present invention. 15 frame bit, 16 reception interleave control bit, 17 transmission interleave indication bit, 18 data bit FIG. 3 is a flowchart of the reception interleave control. FIGS. 4 (a) and 4 (b) show examples of differences in transmission efficiency due to differences in the number of interleaving stages. FIG. 4 (a) shows the case of 5 interleaving stages, and FIG. FIG. 5 is a diagram showing an example of execution of interleaving.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 亀山 茂治 東京都港区芝５丁目７番１号 日本電気 株式会社内 (72)発明者 吉山 正晃 静岡県掛川市下俣４番２号 静岡日本電 気株式会社内 (56)参考文献 特開 昭63−204937（ＪＰ，Ａ) 特開 平２−30238（ＪＰ，Ａ) 特開 平２−30239（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Shigeharu Kameyama 5-7-1 Shiba, Minato-ku, Tokyo Within NEC Corporation (72) Inventor Masaaki Yoshiyama 4-2 Shimomata, Kakegawa-shi, Shizuoka Japan (56) References JP-A-63-204937 (JP, A) JP-A-2-30238 (JP, A) JP-A-2-30239 (JP, A)
Claims (1)
タリーブを用い誤り訂正を行う誤り訂正伝送方式であっ
て、 第１の装置は、誤り訂正ビットを付加してインタリーブ
を行う手段であって対向装置から受信した受信インタリ
ーブ制御ビットに基づいて所定の範囲でインタリーブ段
数を変更する機能を有する手段と、受信インタリーブ制
御ビットとインタリーブ段数INTを示す送信インタリー
ブ表示ビットとを含むフレームを構成し対向する第２の
装置に送出する手段を備え、 前記第２の装置は、受信したインタリーブ段数INTでデ
インタリーブ及び誤り訂正を行う手段と、誤り訂正がIN
T回より多くあった場合にINT加算情報を、またINT回未
満の場合にINT減算情報を受信インタリーブ制御ビット
として通信データと共に送信フレーム内に構成し前記第
１の装置に送出する手段を備えることを特徴とするイン
タリーブ段数可変誤り訂正伝送方式。An error correction transmission system for performing error correction using interleaving in data transmission between opposing devices, wherein the first device is means for performing interleaving by adding error correction bits, A means having a function of changing the number of interleaving stages within a predetermined range based on the reception interleaving control bits received from the second device, and a frame including a reception interleaving control bit and a transmission interleave indication bit indicating the number of interleaving stages INT, and Means for performing deinterleaving and error correction with the received number of interleaving stages INT, and means for performing error correction IN
Means are provided in which, when there are more than T times, the INT addition information, and when the number is less than INT times, the INT subtraction information is included in the transmission frame together with the communication data as reception interleave control bits and is transmitted to the first device. A variable error-correction transmission system with interleaving stages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094345A JP2826365B2 (en) | 1990-04-10 | 1990-04-10 | Interleave stage variable error correction transmission system |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2094345A JP2826365B2 (en) | 1990-04-10 | 1990-04-10 | Interleave stage variable error correction transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03292023A JPH03292023A (en) | 1991-12-24 |
| JP2826365B2 true JP2826365B2 (en) | 1998-11-18 |
Family
ID=14107697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2094345A Expired - Lifetime JP2826365B2 (en) | 1990-04-10 | 1990-04-10 | Interleave stage variable error correction transmission system |
Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (1)
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|---|---|---|---|---|
| WO1999025069A1 (en) | 1997-11-10 | 1999-05-20 | Ntt Mobile Communications Network, Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
Family Cites Families (3)
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|---|---|---|---|---|
| JPH0687554B2 (en) * | 1987-02-20 | 1994-11-02 | 日本電信電話株式会社 | Combined error control interleave method |
| JPH0230239A (en) * | 1988-07-20 | 1990-01-31 | Canon Inc | Digital information transmission system |
| JPH0230238A (en) * | 1988-07-20 | 1990-01-31 | Canon Inc | Digital information transmission system |
-
1990
- 1990-04-10 JP JP2094345A patent/JP2826365B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03292023A (en) | 1991-12-24 |
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