JP2825171B2

JP2825171B2 - Magnetic recording / reproducing device

Info

Publication number: JP2825171B2
Application number: JP4086757A
Authority: JP
Inventors: 信義奥村; 教敬岸田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-08
Filing date: 1992-04-08
Publication date: 1998-11-18
Anticipated expiration: 2013-11-18
Also published as: JPH05290458A

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、映像信号等の情報信号
を磁気テープ上に記録し、再生する磁気記録再生装置に
関するものであり、特に回転ドラムの制御に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a magnetic recording / reproducing apparatus for recording and reproducing information signals such as video signals on a magnetic tape, and more particularly to control of a rotating drum.

【０００２】[0002]

【従来の技術】映像信号等の情報信号を記録し、再生す
る磁気記録再生装置として代表的なものにＶＴＲがあ
る。一般に、信号をアナログ記録するＶＴＲのドラムサ
ーボ系においては、記録時再生時ともドラムに取り付け
られたＦＧ（Frequency Generator）により速度制御を
行なう方法が用いられているが、再生時に再生映像信号
の時間軸変動を低減するために再生水平同期信号を用い
てドラムの速度制御を行なう方法が知られている。2. Description of the Related Art A VTR is a typical magnetic recording / reproducing apparatus for recording and reproducing information signals such as video signals. Generally, in a drum servo system of a VTR that records a signal in an analog manner, a method of controlling the speed by an FG (Frequency Generator) attached to the drum at the time of recording and reproduction is used. There is known a method of controlling the speed of a drum using a reproduced horizontal synchronizing signal in order to reduce axis fluctuation.

【０００３】図１５は従来のＶＴＲのドラムサーボ系の
概略を示すブロック図である。図において、１はドラム
モータ、２はモータ駆動回路、３はドラムモータ１の回
転数に比例した周波数信号ＦＧを作成するＦＧ部、４は
ドラムモータ１の回転位相を表わす信号ＰＧを作成する
ＰＧ（Pulse Generator）部、５はＦＧの周期を検出し
て速度誤差信号を作成する速度検出器、６は基準位相信
号とＰＧの位相差を検出して位相誤差信号を作成する位
相検出器、７は再生水平同期信号の周期を検出して速度
誤差信号を作成する速度検出器、８はＦＧの速度検出器
５と水平同期信号の速度検出器７の出力を切り換える切
換スイッチ、９は位相検出器６と切換スイッチ８の出力
を加算する加算器である。FIG. 15 is a block diagram schematically showing a drum servo system of a conventional VTR. In the figure, 1 is a drum motor, 2 is a motor drive circuit, 3 is an FG unit that creates a frequency signal FG proportional to the number of revolutions of the drum motor 1, and 4 is a PG that creates a signal PG representing the rotation phase of the drum motor 1. (Pulse Generator) unit, 5 is a speed detector for detecting a period of FG to generate a speed error signal, 6 is a phase detector for detecting a phase difference between a reference phase signal and PG to generate a phase error signal, 7 Is a speed detector for detecting the period of the reproduced horizontal synchronizing signal to create a speed error signal, 8 is a changeover switch for switching the output of the FG speed detector 5 and the output of the horizontal synchronizing signal speed detector 7, and 9 is a phase detector. 6 is an adder that adds the output of the changeover switch 6 and the output of the changeover switch 8.

【０００４】次に動作について説明する。ドラムモータ
１が回転すると、ＦＧ部３において、回転速度に比例し
た周波数のＦＧが１回転あたりｎ（ｎは正の整数）パル
ス発生する。速度検出器５において、ＦＧの周期が検出
され所定の周期からのずれに応じた電圧が速度誤差信号
として出力される。また、ＰＧ部４において、１回転に
つき１パルスのＰＧが発生する。Next, the operation will be described. When the drum motor 1 rotates, the FG section 3 generates n (n is a positive integer) pulses of FG having a frequency proportional to the rotation speed per rotation. The speed detector 5 detects the period of the FG, and outputs a voltage corresponding to the deviation from the predetermined period as a speed error signal. Further, in the PG section 4, one pulse of PG is generated per rotation.

【０００５】記録時は、位相検出器６において、記録す
べき映像信号から抽出された垂直同期信号を１／２分周
して作られた基準位相信号とＰＧの位相差に応じた電圧
が位相誤差信号として出力される。切換スイッチ８はＦ
Ｇの速度検出器５の側に切り換えられており、加算器９
において切換スイッチ８を経た速度検出器５の出力と位
相検出器６の出力が加算される。モータ駆動回路２は加
算器９の出力に応じてドラムモータ１を駆動する。この
ようにして、ドラムモータ１が記録すべき映像信号の垂
直同期信号に同期して一定速度で回転するよう制御され
る。At the time of recording, a voltage corresponding to the phase difference between a PG and a reference phase signal generated by dividing the vertical synchronizing signal extracted from the video signal to be recorded by 位相 is applied to the phase detector 6. It is output as an error signal. The changeover switch 8 is F
G is switched to the speed detector 5 side, and the adder 9
In the above, the output of the speed detector 5 and the output of the phase detector 6 that have passed through the changeover switch 8 are added. The motor drive circuit 2 drives the drum motor 1 according to the output of the adder 9. In this way, the drum motor 1 is controlled to rotate at a constant speed in synchronization with the vertical synchronization signal of the video signal to be recorded.

【０００６】再生時は、再生された映像信号から抽出さ
れた水平同期信号の周期が速度検出器７において検出さ
れ、所定の周期からのずれに応じた電圧が速度誤差信号
として出力される。また、位相検出器６において、サー
ボ回路内部で作成された基準位相信号とＰＧの位相差に
応じた電圧が位相誤差信号として出力される。切換スイ
ッチ８は水平同期信号の速度検出器７の側に切り換えら
れており、加算器９において切換スイッチ８を経た速度
検出器７の出力と位相検出器６の出力が加算される。モ
ータ駆動回路２は加算器９の出力に応じてドラムモータ
１を駆動する。このようにして、ドラムモータ１が記録
時と等しい一定速度で回転するよう制御される。At the time of reproduction, the period of the horizontal synchronizing signal extracted from the reproduced video signal is detected by the speed detector 7, and a voltage corresponding to a deviation from a predetermined period is output as a speed error signal. In the phase detector 6, a voltage corresponding to the phase difference between the reference phase signal generated inside the servo circuit and the PG is output as a phase error signal. The changeover switch 8 is switched to the side of the speed detector 7 of the horizontal synchronizing signal, and the adder 9 adds the output of the speed detector 7 passed through the changeover switch 8 and the output of the phase detector 6. The motor drive circuit 2 drives the drum motor 1 according to the output of the adder 9. In this way, the drum motor 1 is controlled to rotate at a constant speed equal to that during recording.

【０００７】再生時において、再生開始からトラッキン
グが引き込んで安定した再生映像信号が得られるまでの
期間や、トラック曲がりやドロップアウト等種々の原因
により再生映像信号の出力が低下した場合等、正常な再
生水平同期信号が得られない時がある。このような時
は、切換スイッチ８をＦＧの速度検出器５の側に切り換
えて、ＦＧにより速度を制御する。At the time of reproduction, a normal period such as a period from the start of reproduction to the time when tracking is pulled in to obtain a stable reproduced video signal, or a case where the output of the reproduced video signal is reduced due to various causes such as track bending or dropout, etc. There are times when the playback horizontal synchronization signal cannot be obtained. In such a case, the changeover switch 8 is switched to the FG speed detector 5 side to control the speed by the FG.

【０００８】[0008]

【発明が解決しようとする課題】従来のＶＴＲは以上の
ように構成されているので、ＦＧだけを用いてドラムの
速度制御を行なう場合と比べて、水平同期信号の周期を
検出するための速度検出器７を新たに追加しなければな
らず部品点数が増えてしまう。また、ＦＧの速度検出器
５および位相検出器６とともに水平同期信号の速度検出
器７をひとつのディジタルサーボＩＣで構成して、部品
点数を増やさないようにすることもできるが、一旦ＩＣ
化してしまうと速度検出ゲイン等サーボ系の構成を変更
しにくくなる。Since the conventional VTR is configured as described above, the speed for detecting the period of the horizontal synchronizing signal is lower than when the speed of the drum is controlled using only the FG. The detector 7 must be newly added, and the number of parts increases. Further, the speed detector 7 for the horizontal synchronizing signal together with the speed detector 5 and the phase detector 6 for the FG can be constituted by one digital servo IC so as not to increase the number of parts.
This makes it difficult to change the servo system configuration such as the speed detection gain.

【０００９】また、記録機と再生機が異なる場合、両機
の回転ヘッドの取り付け精度の差により、ヘッドの切り
換わり位置で再生映像信号の不連続が生じ、ヘッドの切
り換わり位置の前後の水平同期信号間の周期が本来の周
期と大きくずれることがある。このような水平同期信号
の周期を用いて速度検出を行なうと、ヘッドの切り換わ
り直後の速度誤差値が正しくないため、外乱成分となっ
てドラムの回転速度変動を引き起こしてしまう。When the recording device and the reproducing device are different from each other, discontinuity of the reproduced video signal occurs at the switching position of the head due to the difference in the mounting accuracy of the rotary head between the two devices, and horizontal synchronization before and after the switching position of the head is performed. In some cases, the period between signals may deviate significantly from the original period. If speed detection is performed using such a cycle of the horizontal synchronization signal, the speed error value immediately after the head switching is incorrect, which becomes a disturbance component and causes fluctuations in the rotational speed of the drum.

【００１０】また、スピードサーチを行なう場合、トラ
ックを横切る位置の付近で再生映像信号の不連続が生
じ、水平同期信号間の周期が本来の周期と大きくずれる
ことがある。このような水平同期信号の周期を用いて速
度検出を行なうと、ヘッドの切り換わり直後の速度誤差
値が正しくないため、外乱成分となってドラムの回転速
度変動を引き起こしてしまう。In the case of performing a speed search, discontinuity of a reproduced video signal occurs near a position crossing a track, and a cycle between horizontal synchronizing signals may be largely deviated from an original cycle. If speed detection is performed using such a cycle of the horizontal synchronization signal, the speed error value immediately after the head switching is incorrect, which becomes a disturbance component and causes fluctuations in the rotational speed of the drum.

【００１１】本発明は上記のような問題点を解消するた
めになされたもので、部品点数を増やすことなく水平同
期信号を用いてドラムの速度制御ができ、速度検出ゲイ
ン等サーボ系の構成の変更に容易に対応できる磁気記録
再生装置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and can control the speed of a drum using a horizontal synchronizing signal without increasing the number of parts. An object of the present invention is to provide a magnetic recording / reproducing apparatus which can easily cope with a change.

【００１２】また、ヘッドの切り換わり位置で再生映像
信号の不連続によるドラムの回転速度変動を引き起こさ
ないで、ドラムの速度制御ができる磁気記録再生装置を
得ることを目的とする。It is another object of the present invention to provide a magnetic recording / reproducing apparatus capable of controlling the speed of a drum without causing fluctuations in the rotation speed of the drum due to discontinuity of a reproduced video signal at a switching position of a head.

【００１３】また、スピードサーチにおいてトラックを
横切る位置の付近で再生映像信号の不連続によるドラム
の回転速度変動を引き起こさないで、ドラムの速度制御
ができる磁気記録再生装置を得ることを目的とする。It is another object of the present invention to provide a magnetic recording / reproducing apparatus capable of controlling the speed of a drum without causing fluctuations in the rotational speed of the drum due to discontinuity of a reproduced video signal near a position crossing a track in a speed search.

【００１４】本発明に係る磁気記録再生装置は、ドラム
ＦＧの周期を検出する速度検出器と、ドラムＰＧと基準
位相信号の位相差を検出する位相検出器と、再生情報信
号中の周波数信号の周期を検出する速度検出器をひとつ
のマイクロプロセッサで構成することをベースとしたも
のである。A magnetic recording / reproducing apparatus according to the present invention comprises a speed detector for detecting a period of a drum FG, a phase detector for detecting a phase difference between a drum PG and a reference phase signal, and a phase detector for detecting a frequency signal in a reproduction information signal. It is based on the fact that a speed detector for detecting a cycle is constituted by one microprocessor.

【００１５】[0015]

【課題を解決するための手段】本発明に係る磁気記録再
生装置は、ヘッド切換信号によりヘッドの切り換わり位
置の前後の再生情報信号中の周波数信号を判別し、この
間の周期を速度検出に用いないようにしたものである。A magnetic recording / reproducing apparatus according to the present invention discriminates a frequency signal in a reproduced information signal before and after a head switching position by a head switching signal, and uses a period between the signals for speed detection. It is not to be.

【００１６】また、本発明に係る磁気記録再生装置は、
ヘッド切換信号と複合４ヘッドのヘッドアンプ出力を比
較してヘッドアンプを切り換えるヘッドアンプ切換信号
によりヘッドおよびヘッドアンプの切り換わり位置の前
後の再生情報信号中の周波数信号を判別し、この間の周
期を速度検出に用いないようにしたものである。Further, the magnetic recording / reproducing apparatus according to the present invention comprises:
The head switching signal is compared with the head amplifier output of the combined four heads, and the head amplifier switching signal for switching the head amplifier is used to determine the frequency signal in the reproduced information signal before and after the head and the head amplifier switching position, and determine the period between these. It is not used for speed detection.

【００１７】また、本発明に係る磁気記録再生装置は、
ヘッドアンプ出力を一定レベルと比較してヘッドアンプ
出力の低下を検出する信号により、ヘッドアンプ出力が
低下している期間の再生情報信号中の周波数信号の周期
を速度検出に用いないようにしたものである。Further, the magnetic recording / reproducing apparatus according to the present invention comprises:
A signal that detects a decrease in head amplifier output by comparing the head amplifier output with a certain level, so that the period of the frequency signal in the reproduced information signal during the period when the head amplifier output is reduced is not used for speed detection. It is.

【００１８】[0018]

【作用】本発明におけるマイクロプロセッサは、ＦＧに
よるドラムの速度制御と再生情報信号中の周波数信号に
よるドラムの速度制御を切り換えて行なうとともに、Ｐ
Ｇによるドラムの位相制御を行なう。The microprocessor according to the present invention switches between the drum speed control by the FG and the drum speed control by the frequency signal in the reproduction information signal.
G controls the phase of the drum.

【００１９】また、本発明においては、ヘッドの切り換
わり位置の前後の再生情報信号中の周波数信号間の周期
を速度検出に用いないようにしたので、再生情報信号の
不連続があっても速度誤差値が大きくずれることはな
い。Further, in the present invention, the period between the frequency signals in the reproduction information signal before and after the head switching position is not used for speed detection. The error value does not significantly shift.

【００２０】また、本発明においては、スピードサーチ
においてヘッドおよびヘッドアンプの切り換わり位置の
前後の再生情報信号中の周波数信号間の周期を速度検出
に用いないようにしたので、再生情報信号の不連続があ
っても速度誤差値が大きくずれることはない。Further, in the present invention, in the speed search, the period between the frequency signals in the reproduced information signal before and after the switching position of the head and the head amplifier is not used for speed detection. Even if there is a continuation, the speed error value does not significantly deviate.

【００２１】また、本発明においては、スピードサーチ
においてヘッドがトラックを横切る際、ヘッドアンプ出
力の低下を検出した期間の再生情報信号中の周波数信号
の周期を速度検出に用いないようにしたので、再生情報
信号の不連続があっても速度誤差値が大きくずれること
はない。Further, in the present invention, when the head crosses the track in the speed search, the period of the frequency signal in the reproduced information signal during the period in which the decrease in the head amplifier output is detected is not used for speed detection. Even if there is a discontinuity in the reproduction information signal, the speed error value does not significantly deviate.

【００２２】[0022]

【Example】

実施例１．以下、従来例と同様アナログ記録方式のＶＴ
Ｒを例にし、再生映像信号中の周波数信号として水平同
期信号を用いた本発明の一実施例を図について説明す
る。図１において、１はドラムモータ、２はモータ駆動
回路、３はドラムモータ１の回転数に比例した周波数信
号ＦＧを作成するＦＧ部、４はドラムモータ１の回転位
相を表わす信号ＰＧを作成するＰＧ部、１０はマイクロ
プロセッサ、１１は信号の入力時刻を計測するインプッ
トキャプチャ、１２はドラムＦＧの周期を検出して速度
誤差値を演算する速度検出器、１３は基準位相信号とＰ
Ｇの位相差を検出して位相誤差値を演算する位相検出
器、１４は再生水平同期信号の周期を検出して速度誤差
値を演算する速度検出器、１５はＦＧの速度検出器１２
と水平同期信号の速度検出器１４の出力を切り換える切
換スイッチ、１６は位相検出器１３と切換スイッチ１５
の出力を加算する加算器、１７は加算器１６の出力をＰ
ＷＭ（Pulse Width Modulation）信号に変換するＰＷＭ
変換器、１８はＰＷＭ信号を平滑化して直流電圧にする
ＬＰＦ（Low Pass Filter）である。速度検出器１２、
位相検出器１３、速度検出器１４、切換スイッチ１５お
よび加算器１６はＣＰＵ（Central Processing Unit）
（図示せず）においてソフトウェアで構成される。Embodiment 1 FIG. Hereinafter, the VT of the analog recording system is used similarly to the conventional example.
Using R as an example, an embodiment of the present invention using a horizontal synchronization signal as a frequency signal in a reproduced video signal will be described with reference to the drawings. In FIG. 1, 1 is a drum motor, 2 is a motor drive circuit, 3 is an FG section that creates a frequency signal FG proportional to the number of revolutions of the drum motor 1, and 4 is a signal that represents the rotation phase of the drum motor 1. PG unit, 10 is a microprocessor, 11 is an input capture for measuring the input time of the signal, 12 is a speed detector for detecting the period of the drum FG and calculating a speed error value, 13 is a reference phase signal and P
A phase detector that detects the phase difference of G and calculates a phase error value; 14 is a speed detector that detects the period of the reproduced horizontal synchronization signal and calculates a speed error value; 15 is an FG speed detector 12
A switch for switching the output of the speed detector 14 for the horizontal synchronization signal and the phase detector 13 and a switch 15 for the phase detector 13
The adder 17 adds the output of the adder 16 to P.
PWM to convert to WM (Pulse Width Modulation) signal
The converter 18 is an LPF (Low Pass Filter) which smoothes the PWM signal and converts it into a DC voltage. Speed detector 12,
The phase detector 13, the speed detector 14, the changeover switch 15, and the adder 16 are a CPU (Central Processing Unit).
(Not shown).

【００２３】次に、この実施例の動作について説明す
る。ドラムモータ１が回転すると、ＦＧ部３において、
回転速度に比例した周波数のＦＧが１回転あたりｎ（ｎ
は正の整数）パルス発生する。また、ＰＧ部４におい
て、１回転につき１パルスのＰＧが発生する。このＦＧ
およびＰＧおよび記録すべき映像信号から抽出された垂
直同期信号および再生映像信号から抽出された水平同期
信号がマイクロプロセッサ１０に入力され、インプット
キャプチャ１１において各信号の入力時刻が取り込まれ
る。インプットキャプチャ１１にＦＧが入力されると、
速度検出器１２において、その時の入力時刻データと前
回ＦＧが入力された時の入力時刻データを用いてＦＧの
周期に応じた値が演算され、ゲインを調整するため適当
な係数が乗算され速度誤差値が算出される。インプット
キャプチャ１１における垂直同期信号の入力時刻の取り
込みは、記録時は許可されており、再生時は禁止されて
いる。記録時、インプットキャプチャ１１に垂直同期信
号が入力されると、ＣＰＵにおいて１／２分周され、す
なわち２回に１回入力時刻データが取り込まれ基準位相
の時刻データとされる。Next, the operation of this embodiment will be described. When the drum motor 1 rotates, in the FG section 3,
FG of a frequency proportional to the rotation speed is n (n
Is a positive integer). Further, in the PG section 4, one pulse of PG is generated per rotation. This FG
The PG and the vertical synchronization signal extracted from the video signal to be recorded and the horizontal synchronization signal extracted from the reproduced video signal are input to the microprocessor 10, and the input capture 11 captures the input time of each signal. When FG is input to the input capture 11,
The speed detector 12 calculates a value corresponding to the FG cycle using the input time data at that time and the input time data when the previous FG is input, and multiplies by an appropriate coefficient to adjust the gain. A value is calculated. The capturing of the input time of the vertical synchronizing signal in the input capture 11 is permitted at the time of recording, and is prohibited at the time of reproduction. At the time of recording, when a vertical synchronizing signal is input to the input capture 11, the CPU divides the frequency by 、, that is, the input time data is fetched once every two times and becomes time data of the reference phase.

【００２４】再生時は、ＣＰＵにおいて演算により基準
位相の時刻データが作成される。インプットキャプチャ
１１にＰＧが入力されると、位相検出器１３において、
その時の入力時刻データと基準位相の時刻データを用い
て位相に応じた値が演算され、ゲインを調整するため適
当な係数が乗算され位相誤差値が算出される。インプッ
トキャプチャ１１における水平同期信号の入力時刻の取
り込みは、再生時は許可されており、記録時は禁止され
ている。再生時、インプットキャプチャ１１に水平同期
信号が入力されると、速度検出器１４において、その時
の入力時刻データと前回水平同期信号が入力された時の
入力時刻データを用いて水平同期信号の周期に応じた値
が演算され、ゲインを調整するため適当な係数が乗算さ
れ速度誤差値が算出される。At the time of reproduction, time data of the reference phase is created by calculation in the CPU. When the PG is input to the input capture 11, the phase detector 13
A value corresponding to the phase is calculated using the input time data at that time and the time data of the reference phase, and an appropriate coefficient is multiplied to adjust the gain, thereby calculating a phase error value. The capture of the input time of the horizontal synchronizing signal in the input capture 11 is permitted during reproduction and prohibited during recording. During reproduction, when a horizontal synchronization signal is input to the input capture 11, the speed detector 14 uses the input time data at that time and the input time data when the previous horizontal synchronization signal was input to determine the period of the horizontal synchronization signal. A corresponding value is calculated, and an appropriate coefficient is multiplied to adjust the gain, and a speed error value is calculated.

【００２５】記録時は、切換スイッチ１５はＦＧの速度
検出器１２の側に切り換わっており、インプットキャプ
チャ１１にＦＧが入力されるごとに、加算器１６におい
て、ＦＧの速度検出器１２の出力の速度誤差値と位相検
出器１３の出力の位相誤差値が加算される。再生時は、
切換スイッチ１５は水平同期信号の速度検出器１４の側
に切り換わっており、インプットキャプチャ１１に水平
同期信号が入力されるごとに、加算器１６において、水
平同期信号の速度検出器１４の出力の速度誤差値と位相
検出器１３の出力の位相誤差値が加算される。加算器１
６の出力の加算値は、ＰＷＭ変換器１７において、加算
値に応じたデューティのＰＷＭ信号に変換されて出力さ
れる。ＰＷＭ信号は、ＬＰＦ１８において平滑化され直
流電圧に変換されＭＤＡ２に入力される。ＭＤＡ２は、
この直流電圧に応じてドラムモータを駆動する。At the time of recording, the changeover switch 15 is switched to the side of the FG speed detector 12. Every time FG is input to the input capture 11, the adder 16 outputs the output of the FG speed detector 12. And the phase error value of the output of the phase detector 13 are added. During playback,
The changeover switch 15 is switched to the side of the horizontal sync signal speed detector 14. Every time the horizontal sync signal is input to the input capture 11, the adder 16 changes the output of the horizontal sync signal speed detector 14. The speed error value and the phase error value of the output of the phase detector 13 are added. Adder 1
The added value of the output of No. 6 is converted by the PWM converter 17 into a PWM signal having a duty corresponding to the added value and output. The PWM signal is smoothed in the LPF 18, converted into a DC voltage, and input to the MDA 2. MDA2 is
The drum motor is driven according to the DC voltage.

【００２６】このようにして、記録時はドラムモータ１
が記録すべき映像信号の垂直同期信号に同期して一定速
度で回転するよう制御され、再生時はドラムモータ１が
記録時と等しい一定速度で回転するよう制御される。Thus, during recording, the drum motor 1
Are controlled so as to rotate at a constant speed in synchronization with a vertical synchronizing signal of a video signal to be recorded. At the time of reproduction, the drum motor 1 is controlled to rotate at a constant speed equal to that at the time of recording.

【００２７】なお、図示していないが、マイクロプロセ
ッサ１０はドラムモータと同様にキャプスタンモータ
（図示せず）の速度制御および位相制御を行い、記録時
はテープが所定の速度で走行し、再生時はドラムに搭載
された回転ヘッドが記録トラックを正確に走査するよう
制御する。また、マイクロプロセッサ１０はリールモー
タやローディングモータ等の機構系の動作を制御すると
ともに、信号系の記録動作と再生動作の切り換えといっ
たシステム全体の制御も行なう。Although not shown, the microprocessor 10 includes a capstan motor similarly to the drum motor.
(Not shown) speed control and phase control are performed so that the tape runs at a predetermined speed at the time of recording and the rotating head mounted on the drum scans the recording track accurately during reproduction. The microprocessor 10 controls the operation of a mechanical system such as a reel motor and a loading motor, and also controls the entire system such as switching between a recording operation and a reproducing operation of a signal system.

【００２８】次に、図２に示したフローチャートを用い
てＣＰＵの動作について説明する。ステップ２０におい
て、インプットキャプチャ１１にＦＧが入力されていな
ければステップ２１へ移り、ステップ２１において、垂
直同期信号が入力されていなければステップ２２へ移
り、ステップ２２において、ＰＧが入力されていなけれ
ばステップ２３へ移り、ステップ２３において、水平同
期信号が入力されていなければステップ２０へ移る。な
お、インプットキャプチャ１１における垂直同期信号の
入力時刻の取り込みは、記録時は許可されており、再生
時は禁止されている。また、インプットキャプチャ１１
における水平同期信号の入力時刻の取り込みは、再生時
は許可されており、記録時は禁止されている。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. If it is determined in step 20 that no FG has been input to the input capture 11, the process proceeds to step 21. If the vertical synchronization signal has not been input in step 21, the process proceeds to step 22. If the PG has not been input in step 22, the process proceeds to step 21. The process proceeds to step 23, and if the horizontal synchronization signal is not input in step 23, the process proceeds to step 20. The capturing of the input time of the vertical synchronizing signal in the input capture 11 is permitted at the time of recording, and is prohibited at the time of reproduction. Also, input capture 11
The capture of the input time of the horizontal synchronizing signal is permitted during reproduction and prohibited during recording.

【００２９】ステップ２０において、ＦＧが入力されて
いればステップ２４へ移る。ＦＧが入力された時の入力
時刻データをＴ_F1、前回ＦＧが入力された時の入力時刻
データをＴ_F0、適当な定数をＮ_F0とし、ステップ２４に
おいて、ＦＧの周期に応じた値Ｎ_F＝Ｔ_F1−Ｔ_F0−Ｎ_F0 を計算する。なお、ここでは「＝」は等号ではなく、右
辺を左辺に代入することを意味する。次に、ステップ２
５へ移り、ゲインを調整するための適当な係数をＫ_Fと
し、Ｎ_F＝Ｎ_F×Ｋ_F を計算し速度誤差値とする。次に、ステップ２６へ移
り、Ｔ_F0＝Ｔ_F1 として次回ＦＧが入力された時の演算に備える。次に、
ステップ２７へ移り、ＦＧにより速度制御を行なうかど
うか判別する。再生時は水平同期信号により速度制御を
行なうのでステップ２１へ移り、記録時はＦＧにより速
度制御を行なうのでステップ２８へ移る。ステップ２８
において、速度誤差値Ｎ_Fと位相誤差値Ｎ_Pを加算して、
加算結果をＰＷＭ変換器１７へ出力した後ステップ２１
へ移る。ＰＷＭ変換器１７から、この加算結果の値に応
じたデューティのＰＷＭ信号が出力される。If it is determined in step S20 that FG has been input, the process proceeds to step S24. The input time data when the FG is input is T _F1 , the input time data when the previous FG is input is T _F0 , and an appropriate constant is N _F0 . In step 24, a value N _F according to the FG cycle is set. = calculating the T _F1 -T _{_F0} -N _F0. Here, “=” does not mean an equal sign, but means that the right side is substituted for the left side. Next, step 2
The process proceeds to step 5, and an appropriate coefficient for adjusting the gain is set to K _F, and N _F = N _F × K _F is calculated and set as a speed error value. Next, the process proceeds to step 26, where T _F0 = T _F1 and a preparation is made for the next time FG is input. next,
The process proceeds to a step 27, wherein it is determined whether or not the speed control is performed by the FG. At the time of reproduction, the speed is controlled by the horizontal synchronizing signal, so that the process proceeds to step 21. At the time of recording, the speed is controlled by the FG, and the process proceeds to step. Step 28
, The speed error value N _F and the phase error value N _P are added,
Step 21 after outputting the addition result to the PWM converter 17
Move to The PWM converter 17 outputs a PWM signal having a duty according to the value of the addition result.

【００３０】記録時、ステップ２１において、垂直同期
信号が入力されていればステップ２９へ移り、垂直同期
信号のパルス数をカウントするカウンタ値をＣ_Vとし、Ｃ_V＝Ｃ_V＋１とする。次に、ステップ３０において、カウンタ値Ｃ_V
が奇数かどうか判別し、奇数でなければステップ２２へ
移り、奇数ならばステップ３１へ移る。垂直同期信号が
入力された時の入力時刻データをＴ_V、基準位相の時刻
データをＴ_REFとし、ステップ３１において、Ｔ_REF＝Ｔ_V とした後、ステップ２２へ移る。At the time of recording, if a vertical synchronizing signal has been input in step 21, the process proceeds to step 29, where a counter value for counting the number of pulses of the vertical synchronizing signal is set to C _V, and C _V = C _V +1. Next, in step 30, the counter value C _V
Is odd, the process proceeds to step 22 if it is not an odd number, and proceeds to step 31 if it is an odd number. The input time data when the vertical synchronizing signal is input is T _V , the time data of the reference phase is T _REF, and in step 31, T _REF = T _V.

【００３１】ステップ２２において、ＰＧが入力されて
いればステップ３２へ移り、ＰＧが入力された時の入力
時刻データをＴ_P、適当な定数をＮ_P0 とし、ＰＧと基準
位相の位相差に応じた値Ｎ_P＝Ｔ_P−Ｔ_REF−Ｎ_P0 を計算する。次に、ステップ３３へ移り、ゲインを調整
するための適当な係数をＫ_Pとし、Ｎ_P＝Ｎ_P×Ｋ_P を計算し位相誤差値とする。次に、ステップ３４へ移
り、再生モードかどうか判別し、再生モードでなければ
ステップ２３へ移り、再生モードならばステップ３５へ
移る。垂直同期信号の周期の２倍に相当する時刻データ
をＴ2Vとし、ステップ３５において、Ｔ_REF＝Ｔ_REF＋Ｔ_2V として次の基準位相の時刻データを計算し、次回ＰＧが
入力された時の演算の準備をした後、ステップ２３へ移
る。In step 22, if PG has been input, the process proceeds to step 32, in which the input time data when PG is input is T _P , an appropriate constant is N _P0, and the phase difference between PG and the reference phase is determined. calculating the value _{_{_{N P = T P -T REF -N}}} P0 was. Next, the routine proceeds to step 33, where K _P is an appropriate coefficient for adjusting the gain, and N _P = N _P × K _P is calculated and used as a phase error value. Next, the process proceeds to step 34, where it is determined whether or not the mode is the playback mode. If the mode is not the playback mode, the process proceeds to step 23. The time data corresponding to twice the period of the vertical synchronizing signal and T2V, at step 35, the time data of the next reference phase calculated as _{_{_{T REF = T REF + T 2V}}} , the operation when the PG is inputted next After the preparation, go to step 23.

【００３２】再生時、ステップ２３において、水平同期
信号が入力されていればステップ３６へ移る。水平同期
信号が入力された時の入力時刻データをＴ_H1、前回水平
同期信号が入力された時の入力時刻データをＴ_H0、適当
な定数をＮ_H0とし、ステップ３６において、水平同期信
号の周期に応じた値Ｎ_H＝Ｔ_H1−Ｔ_H0−Ｎ_H0 を計算する。次に、ステップ３７へ移り、ゲインを調整
するための適当な係数をＫ_Hとし、Ｎ_H＝Ｎ_H×Ｋ_H を計算し速度誤差値とする。次に、ステップ３８へ移
り、Ｔ_H0＝Ｔ_H1 として次回水平同期信号が入力された時の演算に備え
る。次に、ステップ３９において、速度誤差値Ｎ_Hと位
相誤差値Ｎ_Pを加算して、加算結果をＰＷＭ変換器１７
へ出力した後ステップ２０へ移る。ＰＷＭ変換器１７か
ら、この加算結果の値に応じたデューティのＰＷＭ信号
が出力される。At the time of reproduction, if a horizontal synchronizing signal has been input in step 23, the process proceeds to step 36. The input time data when the horizontal synchronizing signal is input is T _H1 , the input time data when the previous horizontal synchronizing signal is input is T _H0 , and an appropriate constant is N _H0. _Is calculated according to the following equation: _NH = _TH1 - _TH0 - _NH0 . Next, the process proceeds to step 37, where K _H is an appropriate coefficient for adjusting the gain, and N _H = N _H × K _H is calculated and set as a speed error value. Next, the _routine proceeds to step 38, where T _H0 = T _H1 , to prepare for the calculation when the next horizontal synchronization signal is input. Next, in step 39, the speed error value N _H and the phase error value N _P are added, and the addition result is output to the PWM converter 17.
Then, the process proceeds to step 20. The PWM converter 17 outputs a PWM signal having a duty according to the value of the addition result.

【００３３】実施例２．なお、上記実施例では、水平同期信号が入力されるごと
に水平同期信号の周期を計算し、速度誤差値を求めるよ
うにした場合について示したが、ＣＰＵの処理速度が十
分速くない場合には、水平同期信号の一周期間に一連の
処理を仕切れなくなることがある。このような場合に
は、水平同期信号を１／Ｍに分周し、その周期から速度
誤差値を求めるようにしてもよい。ただし、水平同期信
号を分周しない場合と比べ、速度検出のサンプリング周
期が長くなるためサーボ性能が若干低下する。 Embodiment 2 FIG. In the above embodiment, the case where the cycle of the horizontal synchronizing signal is calculated every time the horizontal synchronizing signal is input and the speed error value is obtained is described. However, when the processing speed of the CPU is not sufficiently fast, In some cases, a series of processes cannot be completed during one cycle of the horizontal synchronizing signal. In such a case, the horizontal synchronization signal may be frequency-divided by 1 / M, and the speed error value may be obtained from the cycle. However, compared with the case where the frequency of the horizontal synchronizing signal is not divided, the servo performance is slightly reduced because the sampling period of the speed detection is longer .

【００３４】水平同期信号をソフトウェアで分周する場
合、装置の構成は図１に示した実施例１の場合と同じで
あり、ソフトウェアの概略を図３のフローチャートに示
す。ステップ２３とステップ３６の間にステップ４０、
４１、４２が挿入されている点を除いては、図２に示し
た実施例１の場合と同じである。再生時、ステップ２３
において、水平同期信号が入力されていればステップ４
０へ移る。水平同期信号のパルス数をカウントするカウ
ンタ値をＣ_Hとし、ステップ４０において、Ｃ_H＝Ｃ_H−１とする。次に、ステップ４１において、カウンタ値Ｃ_H
が０かどうか判別し、０でなければステップ２０へ移
り、０ならばステップ４２へ移る。ステップ４２におい
て、Ｃ_H＝Ｍとして、カウンタ値を分周比にプリセットした後、ステ
ップ３６へ移る。水平同期信号が入力された時の入力時
刻データをＴ_H1、前回１／Ｍ分周された水平同期信号が
入力された時の入力時刻データをＴ_H0、適当な定数をＮ
_H0とし、ステップ３６において、水平同期信号のＭ周期
に応じた値Ｎ_H＝Ｔ_H1−Ｔ_H0−Ｎ_H0 を計算する。他のステップにおける動作は、図２に示し
た実施例１の場合と同様である。When dividing the horizontal synchronizing signal by software, the configuration of the apparatus is the same as that of the first embodiment shown in FIG. 1, and the outline of the software is shown in the flowchart of FIG. Step 40 between Step 23 and Step 36,
This is the same as the first embodiment shown in FIG. 2 except that 41 and 42 are inserted. During playback, step 23
In step 4, if a horizontal synchronization signal is input,
Move to 0. The counter value for counting the number of pulses of the horizontal synchronizing signal is set to _CH, and in step 40, _CH = _CH- 1. Next, in step 41, the counter value C _H
Is determined to be 0, and if it is not 0, the process proceeds to step 20, and if it is 0, the process proceeds to step 42. In step 42, a C _H = M, after presetting the counter value to the division ratio, the process proceeds to step 36. The input time data when the horizontal synchronizing signal is input is T _H1 , the input time data when the previous 1 / M- _divided horizontal synchronizing signal is input is T _H0 , and an appropriate constant is N
_In step 36, a value N _H = T _H1 −T _H0 −N _H0 according to the M period of the horizontal synchronization signal is calculated. Operations in other steps are the same as those in the case of the first embodiment shown in FIG.

【００３５】なお、実施例１においては垂直同期信号
を、実施例２においては垂直同期信号および水平同期信
号をソフトウェアで分周する場合について説明したが、
これらの信号をハードウェアで分周するようにしてもよ
い。In the first embodiment, the vertical synchronizing signal is divided by software, and in the second embodiment, the vertical synchronizing signal and the horizontal synchronizing signal are divided by software.
These signals may be divided by hardware.

【００３６】実施例３．次に、ヘッド切り換わり位置の
前後の水平同期信号間の周期を速度検出に用いないＶＴ
Ｒに関する発明の一実施例について説明する。図４にお
いて、マイクロプロセッサ１０に入力されたＦＧとＰＧ
は、インプットキャプチャ１１に入力されるとともにヘ
ッド切換信号作成器４３に入力され、ヘッド切換信号作
成器４３の出力は、マイクロプロセッサ１０から出力さ
れるとともに割り込み制御部４４に入力される点を除い
ては、図１に示した実施例１と同じ構成である。Embodiment 3 FIG. Next, a VT that does not use the cycle between the horizontal synchronization signals before and after the head switching position for speed detection.
One embodiment of the invention relating to R will be described. In FIG. 4, FG and PG input to the microprocessor 10 are shown.
Are input to the input capture 11 and also to the head switching signal generator 43, except that the output of the head switching signal generator 43 is output from the microprocessor 10 and input to the interrupt controller 44. Has the same configuration as the first embodiment shown in FIG.

【００３７】次に、動作について説明する。ヘッド切換
信号作成器４３にＰＧが入力されると、その直後に入力
されたＦＧの立ち上がりエッジから一定時間τだけ遅延
したヘッド切換信号の立ち上がりエッジが作成され、そ
の後、一回転当りのＦＧパルスの半分のＦＧパルス数番
目のＦＧの立ち上がりエッジから一定時間τだけ遅延し
たヘッド切換信号の立ち下がりエッジが作成される。こ
うして作成されたヘッド切換信号は、映像信号処理系へ
送られ、再生ヘッドアンプの切り換え等に使用される。
また、割り込み制御部４４において、ヘッド切換信号の
立ち上がり立ち下がり両エッジが入力されるごとに、Ｃ
ＰＵ内部で割り込みが発生する。他の部分については、
実施例１と同様の動作なので説明を省略する。Next, the operation will be described. When the PG is input to the head switching signal generator 43, a rising edge of the head switching signal delayed by a predetermined time τ from the rising edge of the FG input immediately thereafter is generated. A falling edge of the head switching signal which is delayed by a predetermined time τ from the rising edge of the FG of the number of half FG pulses is created. The head switching signal created in this way is sent to the video signal processing system and used for switching the reproducing head amplifier and the like.
Each time the rising and falling edges of the head switching signal are input to the interrupt control unit 44,
An interrupt occurs inside the PU. For other parts,
Since the operation is the same as that of the first embodiment, the description is omitted.

【００３８】次に、図５に示したフローチャートを用い
てＣＰＵの動作について説明する。割り込み制御部４４
の割り込みは、再生時のみ許可されており、記録時は禁
止されている。再生時にヘッド切換信号の立ち上がりあ
るいは立ち下がりエッジが割り込み制御部４４に入力さ
れると、割り込みが発生し、ＣＰＵはその時点での処理
を中断してステップ４５へ移る。ステップ４５におい
て、フラグを１にセットした後、中断前の処理ルーチン
へ戻る。ステップ２０、２１、２２および２４から３５
までの動作は図２に示した実施例１の動作と同様であ
る。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. Interrupt control unit 44
Is permitted only during reproduction, and is prohibited during recording. When the rising or falling edge of the head switching signal is input to the interrupt control unit 44 during reproduction, an interrupt occurs, and the CPU interrupts the process at that time and proceeds to step 45. In step 45, after setting the flag to 1, the process returns to the processing routine before the interruption. Steps 20, 21, 22, and 24 to 35
The operation up to this point is the same as the operation of the first embodiment shown in FIG.

【００３９】再生時、ステップ２３において、水平同期
信号が入力されていればステップ４６へ移り、フラグが
１かどうか判別する。フラグが０ならばステップ３６へ
移る。水平同期信号が入力された時の入力時刻データを
Ｔ_Ｈ１、前回水平同期信号が入力された時の入力時刻デ
ータをＴ_H0、適当な定数をＮ_H0とし、ステップ３６にお
いて、水平同期信号の周期に応じた値Ｎ_H＝Ｔ_H1−Ｔ_H0−Ｎ_H0 を計算する。次に、ステップ３７へ移り、ゲインを調整
するための適当な係数をＫ_Hとし、Ｎ_H＝Ｎ_H×Ｋ_H を計算し速度誤差値とする。次に、ステップ３８へ移
り、Ｔ_H0＝Ｔ_H1 として次回水平同期信号が入力された時の演算に備え
る。次に、ステップ３９において、速度誤差値Ｎ_Hと位
相誤差値Ｎ_Pを加算して、加算結果をＰＷＭ変換器１７
へ出力した後ステップ２０へ移る。At the time of reproduction, in step 23, if a horizontal synchronizing signal has been input, the flow shifts to step 46 to determine whether or not the flag is 1. If the flag is 0, the process proceeds to step 36. The input time data when the horizontal synchronization signal is input is T _H1 , the input time data when the previous horizontal synchronization signal was input is T _H0 , and an appropriate constant is N _H0. _Is calculated according to the following equation: _NH = _TH1 - _TH0 - _NH0 . Next, the process proceeds to step 37, where K _H is an appropriate coefficient for adjusting the gain, and N _H = N _H × K _H is calculated and set as a speed error value. Next, the _routine proceeds to step 38, where T _H0 = T _H1 , to prepare for the calculation when the next horizontal synchronization signal is input. Next, in step 39, the speed error value N _H and the phase error value N _P are added, and the addition result is output to the PWM converter 17.
Then, the process proceeds to step 20.

【００４０】ステップ４６において、フラグが１ならば
ステップ４７へ移り、フラグを０にクリアする。次に、
ステップ４８において、水平同期信号が入力された時の
入力時刻データをＴ_H0にストアし、次回水平同期信号が
入力された時の演算に備えた後、ステップ２０へ移る。In step 46, if the flag is 1, the process proceeds to step 47, where the flag is cleared to 0. next,
In step 48, the input time data when the horizontal synchronizing signal is input is stored in T _H0 , and the process _proceeds to step 20 after preparing for the calculation when the next horizontal synchronizing signal is input.

【００４１】実施例４．次に、水平同期信号を分周して
速度検出を行い、ヘッド切り換わり位置の前後の水平同
期信号間の周期を速度検出に用いないＶＴＲに関する発
明の一実施例について説明する。水平同期信号をソフト
ウェアで分周する場合、装置の構成は図４に示した実施
例３の場合と同じである。ＣＰＵ内部の動作以外は、実
施例３と同様の動作なので説明を省略する。Embodiment 4 FIG. Next, an embodiment of the invention relating to a VTR in which the speed is detected by dividing the horizontal synchronization signal and the period between the horizontal synchronization signals before and after the head switching position is not used for speed detection will be described. When the frequency of the horizontal synchronization signal is divided by software, the configuration of the device is the same as that of the third embodiment shown in FIG. Except for the operation inside the CPU, the operation is the same as that of the third embodiment, and the description is omitted.

【００４２】次に、図６に示したフローチャートを用い
てＣＰＵの動作について説明する。割り込み制御部４４
の割り込みは、再生時のみ許可されており、記録時は禁
止されている。再生時にヘッド切換信号の立ち上がりあ
るいは立ち下がりエッジが割り込み制御部４４に入力さ
れると、割り込みが発生し、ＣＰＵはその時点での処理
を中断してステップ４５へ移る。ステップ４５におい
て、フラグを１にセットし、ステップ４９において、Ｃ_H＝Ｍとして、カウンタ値を分周比にプリセットした後、中断
前の処理ルーチンへ戻る。ステップ２０、２１、２２お
よび２４から３５までの動作は図２に示した実施例１の
動作と同様である。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. Interrupt control unit 44
Is permitted only during reproduction, and is prohibited during recording. When the rising or falling edge of the head switching signal is input to the interrupt control unit 44 during reproduction, an interrupt occurs, and the CPU interrupts the process at that time and proceeds to step 45. In step 45, the flag is set to 1, and in step 49, _CH = M is set, the counter value is preset to the frequency division ratio, and the process returns to the processing routine before the interruption. The operations in steps 20, 21, 22, and 24 to 35 are the same as the operations in the first embodiment shown in FIG.

【００４３】再生時、ステップ２３において、水平同期
信号が入力されていればステップ４６へ移り、フラグが
１かどうか判別する。フラグが０ならばステップ４０へ
移る。水平同期信号のパルス数をカウントするカウンタ
値をＣ_H とし、ステップ４０において、Ｃ_H＝Ｃ_H−１とする。次に、ステップ４１において、カウンタ値Ｃ_H
が０かどうか判別し、０でなければステップ２０へ移
り、０ならばステップ４２へ移る。ステップ４２におい
て、Ｃ_H＝Ｍとして、カウンタ値を分周比にプリセットした後、ステ
ップ３６へ移る。水平同期信号が入力された時の入力時
刻データをＴ_H1、前回１／Ｍ分周された水平同期信号が
入力された時の入力時刻データをＴ_H0、適当な定数をＮ
_H0とし、ステップ３６において、水平同期信号のＭ周期
に応じた値Ｎ_H＝Ｔ_H1−Ｔ_H0−Ｎ_H0 を計算する。次に、ステップ３７へ移り、ゲインを調整
するための適当な係数をＫ_Hとし、Ｎ_H＝Ｎ_H×Ｋ_H を計算し速度誤差値とする。次に、ステップ３８へ移
り、Ｔ_H0＝Ｔ_H1 として次回水平同期信号が入力された時の演算に備え
る。次に、ステップ３９において、速度誤差値Ｎ_Hと位
相誤差値Ｎ_Pを加算して、加算結果をＰＷＭ変換器１７
へ出力した後ステップ２０へ移る。At the time of reproduction, in step 23, if a horizontal synchronizing signal has been input, the flow proceeds to step 46, and it is determined whether or not the flag is 1. If the flag is 0, the process proceeds to step 40. The counter value for counting the number of pulses of the horizontal synchronizing signal is set to _CH, and in step 40, _CH = _CH- 1. Next, in step 41, the counter value C _H
Is determined to be 0, and if it is not 0, the process proceeds to step 20, and if it is 0, the process proceeds to step 42. In step 42, a C _H = M, after presetting the counter value to the division ratio, the process proceeds to step 36. The input time data when the horizontal synchronizing signal is input is T _H1 , the input time data when the previous 1 / M- _divided horizontal synchronizing signal is input is T _H0 , and an appropriate constant is N
_In step 36, a value N _H = T _H1 −T _H0 −N _H0 according to the M period of the horizontal synchronization signal is calculated. Next, the process proceeds to step 37, where K _H is an appropriate coefficient for adjusting the gain, and N _H = N _H × K _H is calculated and set as a speed error value. Next, the _routine proceeds to step 38, where T _H0 = T _H1 , to prepare for the calculation when the next horizontal synchronization signal is input. Next, in step 39, the speed error value N _H and the phase error value N _P are added, and the addition result is output to the PWM converter 17.
Then, the process proceeds to step 20.

【００４４】ステップ４６において、フラグが１ならば
ステップ４７へ移り、フラグを０にクリアする。次に、
ステップ４８において、水平同期信号が入力された時の
入力時刻データをＴ_H0にストアし、次回水平同期信号が
入力された時の演算に備えた後、ステップ２０へ移る。In step 46, if the flag is 1, the process proceeds to step 47, where the flag is cleared to 0. next,
In step 48, the input time data when the horizontal synchronizing signal is input is stored in T _H0 , and the process _proceeds to step 20 after preparing for the calculation when the next horizontal synchronizing signal is input.

【００４５】実施例５．次に、複合４ヘッドを用いてス
ピードサーチを行なう際、ヘッド切り換わり位置の前後
の水平同期信号間の周期を速度検出に用いないＶＴＲに
関する発明の一実施例について説明する。Embodiment 5 FIG. Next, an embodiment of the invention relating to a VTR in which a cycle between horizontal synchronization signals before and after a head switching position is not used for speed detection when a speed search is performed using a combined four heads will be described.

【００４６】まず、複合４ヘッドの概略を図７に示す。
５０および５１は同一のベース上に取り付けられたヘッ
ドであり、５０は標準モードの記録および通常再生用の
Ｌアジマスのヘッドであり、５１は長時間モードの記録
および通常再生用のＲアジマスのヘッドである。５２お
よび５３は５０および５１と１８０゜対向する位置にあ
る同一のベース上に取り付けられたヘッドであり、５２
は標準モードの記録および通常再生用のＲアジマスのヘ
ッドであり、５３は長時間モードの記録および通常再生
用のＬアジマスのヘッドである。First, FIG. 7 shows an outline of the composite four head.
50 and 51 are heads mounted on the same base, 50 is an L azimuth head for standard mode recording and normal reproduction, and 51 is an R azimuth head for long time recording and normal reproduction. It is. 52 and 53 are heads mounted on the same base at positions 180 ° opposite to 50 and 51;
Reference numeral 53 denotes an R azimuth head for recording and normal reproduction in a standard mode, and reference numeral 53 denotes an L azimuth head for recording and normal reproduction in a long mode.

【００４７】ヘッドおよびヘッドアンプ系の概略を図８
に示す。５４、５５、５６および５７は、それぞれヘッ
ド５０、５１、５２および５３の再生出力を増幅するヘ
ッドアンプである。５８はヘッド切換信号がＨｉｇｈレ
ベルのときヘッドアンプ５４の出力を、ヘッド切換信号
がＬｏｗレベルのときヘッドアンプ５６の出力を選択す
る切換スイッチであり、５９はヘッド切換信号がＨｉｇ
ｈレベルのときヘッドアンプ５５の出力を、ヘッド切換
信号がＬｏｗレベルのときヘッドアンプ５７の出力を選
択する切換スイッチであり、６０は切換信号がＨｉｇｈ
レベルのとき切換スイッチ５８を、切換信号がＬｏｗレ
ベルのとき切換スイッチ５９の出力を選択する切換スイ
ッチである。６１は切換スイッチ６０の切換信号を選択
して切り換える切換スイッチである。切換スイッチ６０
の出力は信号処理回路６２に入力される。切換スイッチ
５８および５９の出力は、また、それぞれ振幅検波回路
６３および６４に入力される。６５は振幅検波回路６３
および６４の出力を比較し、振幅検波回路６３の出力の
ほうが大きければＨｉｇｈレベルの信号を、小さければ
Ｌｏｗレベルの信号を出力するコンパレータである。コ
ンパレータ６５の出力をヘッドアンプ切換信号と呼ぶこ
とにする。コンパレータ６５の出力は切換スイッチ６１
の一方の入力端子に入力される。切換スイッチ６１の他
方の入力端子には、標準モードのときＨｉｇｈレベル、
長時間モードのときＬｏｗレベルとなる信号が入力され
る。FIG. 8 schematically shows a head and a head amplifier system.
Shown in Head amplifiers 54, 55, 56, and 57 amplify the reproduction outputs of the heads 50, 51, 52, and 53, respectively. Reference numeral 58 denotes a switch for selecting the output of the head amplifier 54 when the head switching signal is at a high level, and selecting the output of the head amplifier 56 when the head switching signal is at a low level.
A changeover switch selects the output of the head amplifier 55 when the signal is at the h level, and selects the output of the head amplifier 57 when the head switching signal is at the low level.
The selector switch selects the output of the selector switch 58 when the level is at the level and the output of the selector switch 59 when the switching signal is at the low level. Reference numeral 61 denotes a changeover switch that selects and changes the changeover signal of the changeover switch 60. Selector switch 60
Is input to the signal processing circuit 62. Outputs of the changeover switches 58 and 59 are input to amplitude detection circuits 63 and 64, respectively. 65 is an amplitude detection circuit 63
And 64 are compared, and if the output of the amplitude detection circuit 63 is larger, the comparator outputs a high-level signal, and if smaller, outputs a low-level signal. The output of the comparator 65 is called a head amplifier switching signal. The output of the comparator 65 is a switch 61
Is input to one of the input terminals. The other input terminal of the changeover switch 61 has a High level in the standard mode,
A signal which becomes Low level in the long time mode is input.

【００４８】標準モードの通常再生時、切換スイッチ６
１はコンパレータ６５と反対側に切り換わっており、Ｈ
ｉｇｈレベルの信号を出力している。これにより切換ス
イッチ６０は切換スイッチ５８側に切り換わっており、
ヘッドアンプ５４および５６を介したヘッド５０および
５２の出力が切換スイッチ５８において切り換えられ、
切換スイッチ６０をへて信号処理回路６２に入力され
る。During normal reproduction in the standard mode, the changeover switch 6
1 is switched to the opposite side of the comparator 65,
It outputs a high level signal. As a result, the changeover switch 60 is switched to the changeover switch 58 side.
The outputs of the heads 50 and 52 via the head amplifiers 54 and 56 are switched by a changeover switch 58,
The signal is input to the signal processing circuit 62 via the changeover switch 60.

【００４９】標準モードのスピードサーチ時、切換スイ
ッチ６１はコンパレータ６５側に切り換わっている。ヘ
ッド５０および５１がテープ上をトラックを横切って走
査している期間、ヘッド切換信号はＨｉｇｈレベルであ
り、切換スイッチ５８はヘッドアンプ５４側に切り換わ
っており、切換スイッチ５９はヘッドアンプ５５側に切
り換わっている。ヘッド５０および５１がＬアジマスの
トラックを走査している期間、ヘッド５０からは大きな
再生出力が得られヘッド５１からはほとんど再生出力が
得られない。At the time of speed search in the standard mode, the changeover switch 61 is switched to the comparator 65 side. While the heads 50 and 51 are scanning across the track on the tape, the head switching signal is at the high level, the switch 58 is switched to the head amplifier 54 side, and the switch 59 is switched to the head amplifier 55 side. Has switched. While the heads 50 and 51 are scanning the L-azimuth track, a large reproduction output is obtained from the head 50 and almost no reproduction output is obtained from the head 51.

【００５０】逆に、ヘッド５０および５１がＲアジマス
のトラックを走査している期間、ヘッド５１からは大き
な再生出力が得られヘッド５０からはほとんど再生出力
が得られない。切換スイッチ５８および５９の出力は、
切換スイッチ６０に入力されるとともに、それぞれ振幅
検波回路６３および６４に入力され振幅検波される。振
幅検波回路６３および６４の出力はコンパレータ６５に
て比較され、振幅検波回路６３の出力のほうが大きいと
きはＨｉｇｈレベルの信号が、振幅検波回路６４の出力
のほうが大きいときはＬｏｗレベルの信号が出力され
る。このコンパレータ６５の出力は切換スイッチ６１を
介して切換スイッチ６０に切換信号として入力される。
このようにして、ヘッド５０および５１の出力のうち大
きいほうが切換スイッチ６０で選択され、信号処理回路
６２に入力される。Conversely, while the heads 50 and 51 scan the R azimuth track, a large reproduction output is obtained from the head 51 and almost no reproduction output is obtained from the head 50. The outputs of the changeover switches 58 and 59 are
While being input to the changeover switch 60, it is also input to the amplitude detection circuits 63 and 64, respectively, and is subjected to amplitude detection. The outputs of the amplitude detection circuits 63 and 64 are compared by a comparator 65. When the output of the amplitude detection circuit 63 is larger, a high-level signal is output, and when the output of the amplitude detection circuit 64 is larger, a low-level signal is output. Is done. The output of the comparator 65 is input to the changeover switch 60 via the changeover switch 61 as a changeover signal.
In this way, the larger one of the outputs of the heads 50 and 51 is selected by the changeover switch 60 and input to the signal processing circuit 62.

【００５１】次に、ドラムサーボ系について説明する。
図９において、割り込み制御部４４にヘッド切換信号作
成器４３の出力のヘッド切換信号が入力される他に、コ
ンパレータ６５の出力のヘッドアンプ切換信号が入力さ
れる点を除いては、図４に示した実施例３と同じ構成で
ある。Next, the drum servo system will be described.
In FIG. 9, except that a head switching signal output from the head switching signal generator 43 is input to the interrupt control unit 44 and a head amplifier switching signal output from the comparator 65 is input to the interrupt control unit 44. The configuration is the same as that of the third embodiment shown.

【００５２】次に、動作について説明する。ヘッド切換
信号作成器４３にＰＧが入力されると、その直後に入力
されたＦＧの立ち上がりエッジから一定時間τだけ遅延
したヘッド切換信号の立ち上がりエッジが作成され、そ
の後、一回転当りのＦＧパルスの半分のＦＧパルス数番
目のＦＧの立ち上がりエッジから一定時間τだけ遅延し
たヘッド切換信号の立ち下がりエッジが作成される。こ
うして作成されたヘッド切換信号は、映像信号処理系へ
送られ、切換スイッチ５８および５９の切り換え等に使
用される。また、割り込み制御部４４において、ヘッド
切換信号の立ち上がり立ち下がり両エッジあるいはヘッ
ドアンプ切換信号の立ち上がり立ち下がり両エッジが入
力されるごとに、ＣＰＵ内部で割り込みが発生する。他
の部分については、実施例３と同様の動作であるので説
明を省略する。Next, the operation will be described. When the PG is input to the head switching signal generator 43, a rising edge of the head switching signal delayed by a predetermined time τ from the rising edge of the FG input immediately thereafter is generated. A falling edge of the head switching signal which is delayed by a predetermined time τ from the rising edge of the FG of the number of half FG pulses is created. The head switching signal created in this way is sent to the video signal processing system, and is used for switching the changeover switches 58 and 59 and the like. In addition, every time the rising and falling edges of the head switching signal or both the rising and falling edges of the head amplifier switching signal are input to the interrupt control unit 44, an interrupt is generated inside the CPU. The other parts operate in the same manner as in the third embodiment, and a description thereof will be omitted.

【００５３】次に、ＣＰＵの動作について説明する。割
り込みの条件が異なる点を除くと、フローチャートは図
５に示した実施例３の場合と同じである。割り込み制御
部４４の割り込みは、通常再生時はヘッド切換信号によ
る割り込みのみ許可されており、スピードサーチ時はヘ
ッド切換信号およびヘッドアンプ切換信号による割り込
みが許可されており、記録時は禁止されている。通常再
生時にヘッド切換信号の立ち上がりあるいは立ち下がり
エッジが割り込み制御部４４に入力されると、あるいは
スピードサーチ時にヘッド切換信号あるいはヘッドアン
プ切換信号の立ち上がりあるいは立ち下がりエッジが割
り込み制御部４４に入力されると、割り込みが発生し、
ＣＰＵはその時点での処理を中断してステップ４５へ移
る。ステップ４５において、フラグを１にセットした
後、中断前の処理ルーチンへ戻る。ステップ２０からス
テップ３９までの動作およびステップ４６からステップ
４８までの動作は図５に示した実施例３の動作と同様で
ある。Next, the operation of the CPU will be described. The flowchart is the same as that of the third embodiment shown in FIG. 5 except that the interrupt conditions are different. As for the interruption of the interruption control unit 44, only interruption by a head switching signal is permitted at the time of normal reproduction, interruption by a head switching signal and a head amplifier switching signal is permitted at the time of speed search, and prohibited at the time of recording. . When the rising or falling edge of the head switching signal in the normal reproduction is inputted to the interrupt control unit 44, or the rising or falling edge of the head switching signal or the head amplifier switching signal during speed search is input to the interrupt controller 44 And an interrupt occurs,
The CPU interrupts the process at that time and proceeds to step 45. In step 45, after setting the flag to 1, the process returns to the processing routine before the interruption. The operation from step 20 to step 39 and the operation from step 46 to step 48 are the same as the operation of the third embodiment shown in FIG.

【００５４】実施例６．次に、複合４ヘッドを用いてス
ピードサーチを行なう際、水平同期信号を分周して速度
検出を行い、ヘッド切り換わり位置の前後の水平同期信
号間の周期を速度検出に用いないＶＴＲに関する発明の
一実施例について説明する。装置の構成は図７、図８お
よび図９に示した実施例５の場合と同じであり、ＣＰＵ
内部の動作以外は、実施例５と同様の動作であるので説
明を省略する。Embodiment 6 FIG. Next, an invention relating to a VTR in which when performing a speed search using a composite 4 head, the horizontal synchronization signal is frequency-divided to detect the speed, and the period between the horizontal synchronization signals before and after the head switching position is not used for speed detection. An embodiment will be described. The configuration of the device is the same as that of the fifth embodiment shown in FIGS.
Except for the internal operation, the operation is the same as that of the fifth embodiment, and the description is omitted.

【００５５】次に、ＣＰＵの動作について説明する。割
り込みの条件が異なる点を除くと、フローチャートは図
６に示した実施例４の場合と同じである。割り込み制御
部４４の割り込みは、通常再生時はヘッド切換信号によ
る割り込みのみ許可されており、スピードサーチ時はヘ
ッド切換信号およびヘッドアンプ切換信号による割り込
みが許可されており、記録時は禁止されている。通常再
生時にヘッド切換信号の立ち上がりあるいは立ち下がり
エッジが割り込み制御部４４に入力されると、あるいは
スピードサーチ時にヘッド切換信号あるいはヘッドアン
プ切換信号の立ち上がりあるいは立ち下がりエッジが割
り込み制御部４４に入力されると、割り込みが発生し、
ＣＰＵはその時点での処理を中断してステップ４５へ移
る。ステップ４５において、フラグを１にセットし、ス
テップ４９において、Ｃ_H＝Ｍとして、カウンタ値を分周比にプリセットした後、中断
前の処理ルーチンへ戻る。ステップ２０からステップ４
２までの動作およびステップ４６からステップ４８まで
の動作は図６に示した実施例４の動作と同様である。Next, the operation of the CPU will be described. The flowchart is the same as that of the fourth embodiment shown in FIG. 6 except that the interrupt conditions are different. As for the interruption of the interruption control unit 44, only interruption by a head switching signal is permitted at the time of normal reproduction, interruption by a head switching signal and a head amplifier switching signal is permitted at the time of speed search, and prohibited at the time of recording. . When the rising or falling edge of the head switching signal in the normal reproduction is inputted to the interrupt control unit 44, or the rising or falling edge of the head switching signal or the head amplifier switching signal during speed search is input to the interrupt controller 44 And an interrupt occurs,
The CPU interrupts the process at that time and proceeds to step 45. In step 45, the flag is set to 1, and in step 49, _CH = M is set, the counter value is preset to the frequency division ratio, and the process returns to the processing routine before the interruption. Step 20 to Step 4
The operations up to 2 and the operations from step 46 to step 48 are the same as the operation of the fourth embodiment shown in FIG.

【００５６】実施例７．次に、複合４ヘッドを用いず、
記録時と同じヘッドを用いてスピードサーチを行なう
際、トラックを横切る位置の付近の水平同期信号間の周
期を速度検出に用いないＶＴＲに関する発明の一実施例
について説明する。Embodiment 7 FIG. Next, without using the composite 4 head,
An embodiment of the invention relating to a VTR that does not use the period between horizontal synchronization signals near a position crossing a track for speed detection when performing a speed search using the same head as during recording will be described.

【００５７】ヘッドおよびヘッドアンプ系の概略を図１
０に示す。５５および５７は、それぞれヘッド５１およ
び５３の再生出力を増幅するヘッドアンプである。５９
はヘッド切換信号がＨｉｇｈレベルのときヘッドアンプ
５５の出力を、ヘッド切換信号がＬｏｗレベルのときヘ
ッドアンプ５７の出力を選択する切換スイッチであり、
切換スイッチ５９の出力は信号処理回路６２に入力され
る。切換スイッチ５９の出力はまた振幅検波回路６４に
入力される。FIG. 1 schematically shows a head and a head amplifier system.
0 is shown. 55 and 57 are head amplifiers for amplifying the reproduction output of the heads 51 and 53, respectively. 59
Is a switch for selecting the output of the head amplifier 55 when the head switching signal is at a high level, and selecting the output of the head amplifier 57 when the head switching signal is at a low level.
The output of the changeover switch 59 is input to the signal processing circuit 62. The output of the changeover switch 59 is also input to the amplitude detection circuit 64.

【００５８】６６は振幅検波回路６４の出力レベルと一
定レベルの電圧とを比較し、振幅検波回路６４の出力の
ほうが大きければＨｉｇｈレベルの信号を、小さければ
Ｌｏｗレベルの信号を出力するコンパレータである。Ｒ
アジマスのヘッド５１がＲアジマスの記録トラックを走
査している期間は、ヘッドアンプ５５の出力は大きく、
検波回路６４の出力レベルも十分大きいので、コンパレ
ータ６６の出力はＨｉｇｈレベルになる。Ｒアジマスの
ヘッド５１がＲアジマスの記録トラックからＬアジマス
の記録トラックを横切ってＲアジマスの記録トラックへ
移る期間は、ヘッドアンプ５５の出力が低下し、検波回
路６４の出力レベルも低下して、コンパレータ６６の一
定電圧レベルより小さくなり、コンパレータ６６の出力
はＬｏｗレベルになる。Reference numeral 66 compares the output level of the amplitude detection circuit 64 with a constant level voltage. If the output of the amplitude detection circuit 64 is higher, a high-level signal is output. If the output is lower, a low-level signal is output. Output comparator. R
While the azimuth head 51 scans the R azimuth recording track, the output of the head amplifier 55 is large,
Since the output level of the detection circuit 64 is also sufficiently high, the output of the comparator 66 becomes High level. During the period in which the R azimuth head 51 moves from the R azimuth recording track to the R azimuth recording track across the L azimuth recording track, the output of the head amplifier 55 decreases, and the output level of the detection circuit 64 also decreases. The voltage becomes lower than the constant voltage level of the comparator 66, and the output of the comparator 66 becomes Low level.

【００５９】次に、ドラムサーボ系について説明する。
図１１において、コンパレータ６６の出力がマイクロプ
ロセッサ１０の入力ポートＰ₁ ６７に入力される点を除
いては、図１に示した実施例１と同じ構成である。Next, the drum servo system will be described.
In FIG. 11, the configuration is the same as that of the first embodiment shown in FIG. 1 except that the output of the comparator 66 is input to the input port P ₁ 67 of the microprocessor 10.

【００６０】次に、図１２に示したフローチャートを用
いてＣＰＵの動作について説明する。再生時、ステップ
２３において、水平同期信号が入力されていればステッ
プ６８へ移り、ポートＰ₁がＨｉｇｈレベルかどうか判
別する。ポートＰ₁がＬｏｗレベルならばステップ６９
へ移り、フラグ２を１にセットした後、ステップ２０へ
移る。ステップ６８において、ポートＰ₁ がＨｉｇｈレ
ベルならばステップ７０へ移り、フラグ２が０かどうか
判別する。フラグ２が１ならばステップ７１へ移り、フ
ラグ２を０にクリアした後、ステップ２０へ移る。フラ
グ２が０ならばステップ３６へ移る。ステップ２０、２
１、２２、および２４から３９までの動作は図２に示し
た実施例１の動作と同様である。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. Playback, in step 23, if the input is the horizontal sync signal goes to step 68, the port P ₁ is to determine whether the High level. If the port P ₁ is Low level step 69
Then, the flag 2 is set to 1, and then the process proceeds to step 20. In step 68, the port P ₁ is if High level goes to step 70, the flag 2 is to determine whether 0. If the flag 2 is 1, the process proceeds to step 71. After the flag 2 is cleared to 0, the process proceeds to step 20. If the flag 2 is 0, the process proceeds to step 36. Step 20, 2
The operations 1, 22, and 24 to 39 are the same as those in the first embodiment shown in FIG.

【００６１】実施例８．次に、複合４ヘッドを用いず、
記録時と同じヘッドを用いてスピードサーチを行なう
際、水平同期信号を分周して速度検出を行い、トラック
を横切る位置の付近の水平同期信号間の周期を速度検出
に用いないＶＴＲに関する発明の一実施例について説明
する。装置の構成は図１０および図１１に示した実施例
７の場合と同じであり、ＣＰＵ内部の動作以外は、実施
例７と同様の動作なので説明を省略する。Embodiment 8 FIG. Next, without using the composite 4 head,
When performing a speed search using the same head as during recording, the horizontal sync signal is frequency-divided to detect the speed, and a VTR that does not use the period between the horizontal sync signals near the position crossing the track for speed detection. An embodiment will be described. The configuration of the apparatus is the same as that of the seventh embodiment shown in FIGS. 10 and 11, and the operation is the same as that of the seventh embodiment except for the operation inside the CPU, and therefore the description is omitted.

【００６２】次に、図１３に示したフローチャートを用
いてＣＰＵの動作について説明する。再生時、ステップ
２３において、水平同期信号が入力されていればステッ
プ６８へ移り、ポートＰ₁がＨｉｇｈレベルかどうか判
別する。ポートＰ₁がＬｏｗレベルならばステップ６９
へ移り、フラグ２を１にセットした後、ステップ２０へ
移る。ステップ６８において、ポートＰ₁ がＨｉｇｈレ
ベルならばステップ７０へ移り、フラグ２が０かどうか
判別する。フラグ２が１ならばステップ７１へ移り、フ
ラグ２を０にクリアする。次に、ステップ７２におい
て、水平同期信号が入力された時の入力時刻データをＴ
_H0にストアし、次回水平同期信号が入力された時の演算
に備え、ステップ７３において、Ｃ_H＝Ｍとして、カウンタ値を分周比にプリセットした後、ステ
ップ２０へ移る。ステップ７０において、フラグ２が０
ならばステップ４０へ移る。ステップ２０、２１、２
２、および２４から４２までの動作は図３に示した実施
例２の動作と同様である。Next, the operation of the CPU will be described with reference to the flowchart shown in FIG. Playback, in step 23, if the input is the horizontal sync signal goes to step 68, the port P ₁ is to determine whether the High level. If the port P ₁ is Low level step 69
Then, the flag 2 is set to 1, and then the process proceeds to step 20. In step 68, the port P ₁ is if High level goes to step 70, the flag 2 is to determine whether 0. If the flag 2 is 1, the process proceeds to step 71, and the flag 2 is cleared to 0. Next, in step 72, the input time data when the horizontal synchronizing signal is
_In step 73, the counter value is preset to the frequency division ratio by setting C _H = M in preparation for the calculation when the horizontal synchronizing signal is input next time. In step 70, the flag 2 is set to 0
If so, proceed to step 40. Steps 20, 21, 2
2, and operations from 24 to 42 are the same as the operations of the second embodiment shown in FIG.

【００６３】なお、実施例７および８においては、スピ
ードサーチ時について説明したが、通常再生時において
もドロップアウトが発生した場合やトラック曲がり等に
より再生出力が低下した場合にも有効であり、この期間
の水平同期信号間の周期を速度検出に用いないようにす
ることができる。In the seventh and eighth embodiments, the speed search has been described. However, the present invention is also effective in a case where a dropout occurs during normal reproduction and a case where the reproduction output is reduced due to a track bend or the like. The period between the horizontal synchronization signals in the period can be prevented from being used for speed detection.

【００６４】また、実施例１から８においては、記録時
再生時ともＰＧと基準位相との位相差を検出してドラム
の位相制御を行なう方法について示したが、再生時は再
生映像信号の垂直同期信号あるいは垂直同期信号を分周
した信号と基準位相との位相差を検出してドラムの位相
制御を行なうにしてもよい。In the first to eighth embodiments, the method of detecting the phase difference between the PG and the reference phase and controlling the phase of the drum at the time of recording and reproduction has been described. The phase control of the drum may be performed by detecting a phase difference between a reference signal and a signal obtained by dividing the synchronization signal or the vertical synchronization signal.

【００６５】この一例を図１４に示す。図において、７
４は再生垂直同期信号と基準位相の位相差を検出する位
相検出器であり、７５は位相検出器１３と位相検出器７
４の出力を切り換える切換スイッチである。インプット
キャプチャ１１に取り込まれた垂直同期信号の入力時刻
が位相検出器１３に入力されるとともに、位相検出器７
４にも入力され、加算器１６へは切換スイッチ７５で切
り換えられた位相検出器１３あるいは位相検出器７４の
出力が入力される点を除いては、図１に示した実施例１
のものと同様である。記録時は、切換スイッチ７５は位
相検出器１３側に切り換えられており、位相検出器１３
において記録垂直同期信号を１／２分周した基準位相と
ＰＧの位相差が検出され、切換スイッチ７５をへて加算
器１６で速度誤差と加算される。再生時は、切換スイッ
チ７５は位相検出器７４側に切り換えられており、位相
検出器７４において基準位相と再生垂直同期信号を１／
２分周した信号の位相差が検出され、切換スイッチ７５
をへて加算器１６で速度誤差と加算される。FIG. 14 shows an example of this. In the figure, 7
4 is a phase detector for detecting the phase difference between the reproduced vertical synchronizing signal and the reference phase, and 75 is a phase detector 13 and a phase detector 7
4 is a changeover switch for switching the output of No. 4. The input time of the vertical synchronization signal captured by the input capture 11 is input to the phase detector 13 and the phase detector 7
4 except that the output of the phase detector 13 or the phase detector 74 switched by the changeover switch 75 is input to the adder 16 in the first embodiment shown in FIG.
It is similar to that of At the time of recording, the changeover switch 75 is switched to the phase detector 13 side.
In, the phase difference between the reference phase obtained by dividing the recording vertical synchronizing signal by と and the PG is detected and added to the speed error by the adder 16 via the changeover switch 75. At the time of reproduction, the changeover switch 75 is switched to the phase detector 74 side, and the phase detector 74 switches the reference phase and the reproduced vertical synchronization signal by 1 /.
The phase difference of the signal divided by 2 is detected, and the changeover switch 75
, And is added to the speed error by the adder 16.

【００６６】また、実施例１から８においては、信号を
アナログ記録する方式のＶＴＲについて示したが、信号
をディジタル記録する方式のＶＴＲやデータレコーダ等
の情報記録再生装置であってもよく、水平同期信号の代
わりに再生クロック等の周期信号を用いて速度検出する
ようにすれば同様の効果を発揮する。In the first to eighth embodiments, a VTR of a system for recording a signal in an analog manner has been described. However, an information recording / reproducing apparatus such as a VTR of a system for digitally recording a signal or a data recorder may be used. The same effect can be obtained by detecting the speed using a periodic signal such as a reproduction clock instead of the synchronization signal.

【００６７】[0067]

【発明の効果】この発明によれば、ＦＧによるドラムの
速度制御と再生情報信号中の周波数信号によるドラムの
速度制御を切り換えて行なうとともに、ＰＧによるドラ
ムの位相制御を行なうようにしたので部品点数が少なく
てすむ。 According to this invention, according to the present invention, it carries out by switching the speed control of the drum by the frequency signal in the reproduced information signal and the speed control of the drum by FG, since to carry out the phase control of the drum by PG parts The score is small .

【００６８】この発明によれば、また、再生情報信号中
の周波数信号を分周して速度検出を行なうこともできる
ので、マイクロプロセッサの処理速度が十分速くない場
合でも必要時間内に処理できる。 [0068] According to this invention, it can also be carried out by dividing by the speed detecting frequency signal in the reproduced information signal
Therefore, even when the processing speed of the microprocessor is not sufficiently high, processing can be performed within a required time .

【００６９】この発明によれば、更に、ヘッド切り換わ
り位置の前後の再生情報信号中の周波数信号間の周期を
速度検出に用いないようにしたので、互換再生等におい
てヘッド切り換わり位置の前後で再生情報信号の不連続
があっても、速度誤差値が乱れることはなく、安定した
制御ができる。 [0069] According to this invention, further, since the period between the frequency signal in the front and rear of the reproduced information signal head switched-position was not used in speed detection, before and after the head switched-positions in the compatible reproduction and the like Thus, even if there is a discontinuity in the reproduced information signal, the speed error value is not disturbed and stable control can be performed .

【００７０】この発明によれば、更にまた、再生情報信
号中の周波数信号を分周して速度検出を行ない、ヘッド
切り換わり位置で分周手段をリセットすることにより、
ヘッド切り換わり位置の前後の再生情報信号中の周波数
信号間の周期を速度検出に用いないようにしたので、互
換再生等においてヘッド切り換わり位置の前後で再生情
報信号の不連続があっても、速度誤差値が乱れることは
なく、安定した制御ができる。 [0070] According to this invention, by further addition, the frequency signal in the reproduced information signal subjected to frequency division to the speed detected, resets the frequency dividing means at a head switched-position,
Since the period between frequency signals in the reproduction information signal before and after the head switching position is not used for speed detection, even if there is a discontinuity in the reproduction information signal before and after the head switching position in compatible reproduction, etc. The speed error value is not disturbed, and stable control can be performed .

【００７１】この発明によれば、また、複合４ヘッドを
用いてスピードサーチを行なう際、ヘッドおよびヘッド
アンプの切り換わり位置の前後の再生情報信号中の周波
数信号間の周期を速度検出に用いないようにしたので、
ヘッドおよびヘッドアンプの切り換わり位置の前後で再
生情報信号の不連続があっても、速度誤差値が乱れるこ
とはなく、安定した制御ができる。 [0071] According to this invention, also when performing speed search using the composite 4 head, use a period between the frequency signal in the front and rear of the reproduced information signal switched position of the head and the head amplifier speed detection So I did not
Even if there is a discontinuity in the reproduced information signal before and after the switching position of the head and the head amplifier, the speed error value is not disturbed and stable control can be performed .

【００７２】この発明によれば、また、再生情報信号中
の周波数信号を分周して速度検出を行ない複合４ヘッド
を用いてスピードサーチを行なう際、ヘッドおよびヘッ
ドアンプの切り換わり位置で分周手段をリセットするこ
とにより、ヘッドおよびヘッドアンプの切り換わり位置
の前後の再生情報信号中の周波数信号間の周期を速度検
出に用いないようにしたので、ヘッドおよびヘッドアン
プの切り換わり位置の前後で再生情報信号の不連続があ
っても、速度誤差値が乱れることはなく、安定した制御
ができる。 [0072] According to this invention, also when performing speed search using the composite 4 head performs dividing by the speed detecting frequency signal in the reproduced information signal, min switched position of the head and the head amplifier By resetting the peripheral means, the period between the frequency signals in the reproduced information signal before and after the switching position of the head and the head amplifier is not used for speed detection. Thus, even if there is a discontinuity in the reproduced information signal, the speed error value is not disturbed and stable control can be performed .

【００７３】この発明によれば、また、複合４ヘッドを
用いず記録時と同じヘッドを用いてスピードサーチを行
なう際、再生情報信号の出力レベルが一定レベル以下に
なったことにより、ヘッドがトラックを横切っているこ
とを判別してこの期間の再生情報信号中の周波数信号間
の周期を速度検出に用いないようにしたので、ヘッドが
トラックを横切る際、再生情報信号の出力レベルが低下
しても、速度誤差値が乱れることはなく、安定した制御
ができる。 [0073] According to this invention, also when performing speed search using the same head as the recording without using the composite 4 head, the output level of the reproduced information signal becomes below a certain level, the head Since it is determined that the head is crossing the track and the period between the frequency signals in the reproduction information signal during this period is not used for speed detection, when the head crosses the track, the output level of the reproduction information signal decreases. However, the speed error value is not disturbed, and stable control can be performed .

【００７４】この発明によれば、また、水平同期信号を
分周して速度検出を行ない複合４ヘッドを用いず記録時
と同じヘッドを用いてスピードサーチを行なう際、再生
情報信号の出力レベルが一定レベル以下になったことに
より、ヘッドがトラックを横切っていることを判別して
この期間に分周手段をリセットすることにより、この期
間の再生情報信号中の周波数信号間の周期を速度検出に
用いないようにしたので、ヘッドがトラックを横切る
際、再生情報信号の出力レベルが低下しても、速度誤差
値が乱れることはなく、安定した制御ができる。 [0074] According to this invention, also when performing speed search using the same head as the recording without using the composite 4 head performs dividing by the speed detecting horizontal sync signal, the output level of the reproduced information signal Is below a certain level, it is determined that the head is crossing the track, and the frequency dividing means is reset during this period, so that the period between frequency signals in the reproduced information signal during this period is speed detected. When the head crosses the track, even if the output level of the reproduction information signal is reduced, the speed error value is not disturbed and stable control can be performed .

[Brief description of the drawings]

【図１】この発明のベースとなるＶＴＲのドラムサーボ
系の概略を示すブロック図である。1 is a block diagram showing a base to become a schematic of the VTR of the drum servo system of the invention of this.

【図２】図１に示すＶＴＲのマイクロプロセッサの動作
を示すフローチャートである。2 is a flowchart showing the operation of the microprocessor of VTR shown in FIG.

【図３】改良されたＶＴＲのマイクロプロセッサの動作
を示すフローチャートである。FIG. 3 is a flowchart illustrating the operation of the microprocessor of the improved VTR.

【図４】この発明の実施例によるＶＴＲのドラムサーボ
系の概略を示すブロック図である。4 is a block diagram showing an outline of a VTR of the drum servo system by Real施例invention of this.

【図５】この発明の実施例によるＶＴＲのマイクロプロ
セッサの動作を示すフローチャートである。5 is a flowchart showing the operation of the microprocessor of VTR by Real施例invention of this.

【図６】この発明の実施例によるＶＴＲのマイクロプロ
セッサの動作を示すフローチャートである。6 is a flowchart showing the operation of the microprocessor of VTR by Real施例invention of this.

【図７】この発明の実施例によるＶＴＲのヘッドの構成
を示す概略図である。7 is a schematic diagram showing a head arrangement of a VTR according to the actual施例invention of this.

【図８】この発明の実施例によるＶＴＲのヘッドおよび
ヘッドアンプ系の概略を示すブロック図である。8 is a block diagram illustrating a head and a schematic of the head amplifier system of the VTR according to the actual施例invention of this.

【図９】この発明の実施例によるＶＴＲのドラムサーボ
系の概略を示すブロック図である。9 is a block diagram showing an outline of a VTR of the drum servo system by Real施例invention of this.

【図１０】この発明の実施例によるＶＴＲのヘッドおよ
びヘッドアンプ系の概略を示すブロック図である。10 is a block diagram illustrating a head and a schematic of the head amplifier system of the VTR according to the actual施例invention of this.

【図１１】この発明の実施例によるＶＴＲのドラムサー
ボ系の概略を示すブロック図である。11 is a block diagram showing an outline of a VTR of the drum servo system by Real施例invention of this.

【図１２】この発明の実施例によるＶＴＲのマイクロプ
ロセッサの動作を示すフローチャートである。12 is a flowchart showing the operation of the microprocessor of VTR by Real施例invention of this.

【図１３】この発明の実施例によるＶＴＲのマイクロプ
ロセッサの動作を示すフローチャートである。13 is a flowchart showing the operation of the microprocessor of VTR by Real施例invention of this.

【図１４】この発明の実施例によるＶＴＲのドラムサー
ボ系の概略を示すブロック図である。14 is a block diagram showing an outline of a VTR of the drum servo system by Real施例invention of this.

【図１５】従来のＶＴＲのドラムサーボ系の概略を示す
ブロック図である。FIG. 15 is a block diagram schematically showing a drum servo system of a conventional VTR.

[Explanation of symbols]

１ドラムモータ３ＦＧ４ＰＧ１０マイクロプロセッサ１２、１４速度検出器１３位相検出器１５切換スイッチ１６加算器４３ヘッド切換信号作成器５０〜５３ヘッド５４〜５７ヘッドアンプ５８、５９切換スイッチ６３、６４検波回路６５、６６コンパレータ DESCRIPTION OF SYMBOLS 1 Drum motor 3 FG 4 PG 10 Microprocessor 12, 14 Speed detector 13 Phase detector 15 Switching switch 16 Adder 43 Head switching signal generator 50-53 Head 54-57 Head amplifier 58, 59 Switching switch 63, 64 Detection Circuit 65, 66 Comparator

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11B 15/52 G11B 15/473Continuation of the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) G11B 15/52 G11B 15/473

Claims

(57) [Claims]

1. A frequency signal according to a rotation speed of a drum.
A first speed detector for detecting the rotation speed of the drum from the
Detects the phase difference between the signal representing the rotational phase of the ram and the reference phase
Phase detector and the period of the frequency signal in the reproduced video signal
A second speed detector for detecting the
Switching means for switching the output of the second speed detector;
An adder for adding the output of the output device and the output of the switching means;
Head switching signal generating means for switching the head,
When detecting the period of the frequency signal in the playback video signal,
The period between frequency signals before and after the mode switching signal is used for speed detection.
A magnetic recording / reproducing apparatus characterized in that it is not provided.

2. A frequency signal according to a rotation speed of a drum.
A first speed detector for detecting the rotation speed of the drum from the
Detects the phase difference between the signal representing the rotational phase of the ram and the reference phase
And a frequency signal in the reproduced video signal by 1 /
frequency dividing means for dividing the frequency into n (n is an integer of 2 or more), and a frequency dividing means
A second speed detector for detecting the cycle of the stage; and a first speed detector.
Switching means for switching the output of the output device and the output of the second speed detector
For adding the output of the phase detector and the output of the switching means
Switching means for switching between a reproducing device and a reproducing head
And the period of the frequency signal in the divided reproduced video signal
Between the frequency signals before and after the head switching signal
The cycle is not used for speed detection.
Magnetic recording and reproducing device.

3. A device mounted on a first base on a drum.
First and second heads with different azimuths
And a second base 180 ° opposite to the first base.
Third with different azimuth mounted on base
And the fourth head, respectively, the first, second, third and
First, second, and third amplifying the reproduction output of the fourth and fourth heads.
And a fourth head amplifier, and first and second head amplifiers.
Output level and output of the third and fourth head amplifiers
Comparison means for comparing levels, and based on the output of the comparison means
The outputs of the first and second head amplifiers and the third and fourth head amplifiers
Head amplifier switching signal that switches the output of the
Means to create and frequency signal according to drum rotation speed
A first speed detector for detecting the rotation speed of the drum from
The phase difference between the signal representing the drum rotation phase and the reference phase is detected.
Phase detector and the frequency of the frequency signal in the reproduced video signal.
A second speed detector for detecting the period, a first velocity detector
Switching means for switching the output of the second speed detector;
An adder for adding the output of the detector and the output of the switching means.
When detecting the period of the frequency signal in the reproduced video signal,
Speeds up the period between frequency signals before and after the head amplifier switching signal.
Magnetic recording characterized in that it is not used for degree detection
Playback device.

4. A device mounted on a first base on a drum.
First and second heads with different azimuths
And a second base 180 ° opposite to the first base.
Third with different azimuth mounted on base
And the fourth head, respectively, the first, second, third and
First, second, and third amplifying the reproduction output of the fourth and fourth heads.
And a fourth head amplifier, and first and second head amplifiers.
Output level and output of the third and fourth head amplifiers
Comparison means for comparing levels, and based on the output of the comparison means
The outputs of the first and second head amplifiers and the third and fourth head amplifiers
Head amplifier switching signal that switches the output of the
Means to create and frequency signal according to drum rotation speed
A first speed detector for detecting the rotation speed of the drum from
The phase difference between the signal representing the drum rotation phase and the reference phase is detected.
Output phase detector and the frequency signal in the reproduced video signal
/ N (n is an integer of 2 or more) dividing means, and dividing
A second speed detector for detecting the period of the means, and a first speed
Switching means for switching the outputs of the detector and the second speed detector
For adding the output of the phase detector and the output of the switching means
Frequency signal in the divided reproduced video signal.
Frequency before and after the head amplifier switching signal
Note that the period between signals is not used for speed detection.
Magnetic recording and reproducing device.

5. A head amplifier for amplifying a reproduction output of a head.
And the head amp output level to a certain level.
And a frequency signal corresponding to the rotation speed of the drum.
A first speed detector for detecting the rotation speed of the drum from the
Detects the phase difference between the signal representing the rotational phase of the ram and the reference phase
Phase detector and the period of the frequency signal in the reproduced video signal
A second speed detector for detecting the
Switching means for switching the output of the second speed detector;
An adder for adding the output of the output unit and the output of the switching means.
When detecting the period of the frequency signal in the reproduced video signal,
When the output level of the head amplifier is
The period of the frequency signal is used for speed detection during periods shorter than
A magnetic recording / reproducing apparatus characterized in that it is not provided .

6. A head amplifier for amplifying a reproduction output of a head.
And the head amp output level to a certain level.
And a frequency signal corresponding to the rotation speed of the drum.
A first speed detector for detecting the rotation speed of the drum from the
Detects the phase difference between the signal representing the rotational phase of the ram and the reference phase
And a frequency signal in the reproduced video signal by 1 /
frequency dividing means for dividing the frequency into n (n is an integer of 2 or more), and a frequency dividing means
A second speed detector for detecting the cycle of the stage; and a first speed detector.
Switching means for switching the output of the output device and the output of the second speed detector
For adding the output of the phase detector and the output of the switching means
Frequency signal in the divided reproduced video signal.
When detecting the period, the output of the head amplifier is
The period of the frequency signal is the period when the level is smaller than the certain level
Characterized in that the magnetic field is not used for speed detection
Recording and playback device.