JP2821307B2 - 高信頼化コンピュータシステムの割込み制御方法 - Google Patents
高信頼化コンピュータシステムの割込み制御方法Info
- Publication number
- JP2821307B2 JP2821307B2 JP4064535A JP6453592A JP2821307B2 JP 2821307 B2 JP2821307 B2 JP 2821307B2 JP 4064535 A JP4064535 A JP 4064535A JP 6453592 A JP6453592 A JP 6453592A JP 2821307 B2 JP2821307 B2 JP 2821307B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processing unit
- basic processing
- system bus
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高信頼化コンピュータシ
ステムの割込み制御方法にかかり、特に外部からの割込
み発生時に割込みを受け取り、任意のプロセッサに割当
てるマスタプロセッサを切り換えるのに好適な方法に関
する。
ステムの割込み制御方法にかかり、特に外部からの割込
み発生時に割込みを受け取り、任意のプロセッサに割当
てるマスタプロセッサを切り換えるのに好適な方法に関
する。
【０００２】
【従来の技術】交通管制システムや、金融，証券システ
ムなどは情報化社会の浸透に伴い、社会生活の根幹を占
めるようになってきており、これらに使用されるコンピ
ュータシステムは障害が発生しないように工夫されると
ともに、仮に障害が発生したとしてもデータの一貫性を
保持したまま処理を続行するように構成される必要があ
る。これらの要求に応えるため、従来より、高信頼化コ
ンピュータシステムとして、フォールトトレラントコン
ピュータもしくは、障害許容コンピュータ，耐故障，耐
欠陥コンピュータシステムが種々提案されている。
ムなどは情報化社会の浸透に伴い、社会生活の根幹を占
めるようになってきており、これらに使用されるコンピ
ュータシステムは障害が発生しないように工夫されると
ともに、仮に障害が発生したとしてもデータの一貫性を
保持したまま処理を続行するように構成される必要があ
る。これらの要求に応えるため、従来より、高信頼化コ
ンピュータシステムとして、フォールトトレラントコン
ピュータもしくは、障害許容コンピュータ，耐故障，耐
欠陥コンピュータシステムが種々提案されている。
【０００３】また、従来の複数の中央処理装置を有する
計算機システムの割り込み制御方法としては、例えば、
特開昭61−165168号公報記載のものがある。ここでは、
中央処理装置内に入出力装置に対応した割り込みレジス
タを設け、入出力装置が自分の割り込み要求の状態によ
り中央処理装置内の割り込みレジスタを更新するものが
開示されている。また特開昭58−137057号公報に示すご
とく、冗長系をなすプロセッサが複数のボード上にプロ
セッサが、形成され、そのなかの一つのボードに障害が
生じた場合、バックアップ系ボードが代わりとなるもの
が開示されている。
計算機システムの割り込み制御方法としては、例えば、
特開昭61−165168号公報記載のものがある。ここでは、
中央処理装置内に入出力装置に対応した割り込みレジス
タを設け、入出力装置が自分の割り込み要求の状態によ
り中央処理装置内の割り込みレジスタを更新するものが
開示されている。また特開昭58−137057号公報に示すご
とく、冗長系をなすプロセッサが複数のボード上にプロ
セッサが、形成され、そのなかの一つのボードに障害が
生じた場合、バックアップ系ボードが代わりとなるもの
が開示されている。
【０００４】
【発明が解決しようとする課題】上記前者の従来技術で
は、あるプロセッサで故障が発生すると、そのプロセッ
サで処理すべき割込みは処理されなくなるので、故障が
発生しても割込みは全て処理されなければならないフォ
ールトトレラントコンピュータにおいて適用が困難であ
る。
は、あるプロセッサで故障が発生すると、そのプロセッ
サで処理すべき割込みは処理されなくなるので、故障が
発生しても割込みは全て処理されなければならないフォ
ールトトレラントコンピュータにおいて適用が困難であ
る。
【０００５】上記後者の従来技術では、故障ボードを抜
去する際、バックアップ系ボードは残る。割込み処理系
は元々バックアップ系プロセッサも持っているため、割
込み処理権の移動は不要であり、割込みの欠損は発生し
ないが、マイクロプロセッサの高速化に対応するために
冗長系をなすプロセッサをワンボードに実装したいとい
う要求に対応することが困難である。
去する際、バックアップ系ボードは残る。割込み処理系
は元々バックアップ系プロセッサも持っているため、割
込み処理権の移動は不要であり、割込みの欠損は発生し
ないが、マイクロプロセッサの高速化に対応するために
冗長系をなすプロセッサをワンボードに実装したいとい
う要求に対応することが困難である。
【０００６】本発明の目的は、高信頼化コンピュータシ
ステムにおけるワンボード冗長系プロセッサ（冗長化プ
ロセッサをワンボード化したもの）に好適な高信頼化コ
ンピュータシステムの割込み制御方法を提供するもので
ある。
ステムにおけるワンボード冗長系プロセッサ（冗長化プ
ロセッサをワンボード化したもの）に好適な高信頼化コ
ンピュータシステムの割込み制御方法を提供するもので
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、複数あるベーシックプロセッシングユ
ニット（冗長化プロセッサをワンボード化したもので、
例えば、本願出願人による特願平３−７５２０号に詳述
されている。以下、ＢＰＵと称す）のうち一台を割込み
マスタＢＰＵとして、外部からの割込みを受け取り、割
込みを処理する割込み処理権をそのＢＰＵに持たせるこ
とを特徴とする。
め、本発明では、複数あるベーシックプロセッシングユ
ニット（冗長化プロセッサをワンボード化したもので、
例えば、本願出願人による特願平３−７５２０号に詳述
されている。以下、ＢＰＵと称す）のうち一台を割込み
マスタＢＰＵとして、外部からの割込みを受け取り、割
込みを処理する割込み処理権をそのＢＰＵに持たせるこ
とを特徴とする。
【０００８】また、本発明では、割込みマスタＢＰＵを
オンライン状態で切り離すときの、別プロセッサへの引
継ぎ処理として、引継ぎ指示を高信頼化コンピュータシ
ステムのオペレーティングシステム（以下、ＯＳと称
す）が制御し、引継ぎ途中の割込み欠落をハードウェア
が防止する。すなわち、ＯＳがハードウェアのレジスタ
をアクセスすることにより、割込みマスタの移動を指示
し、ハードウェアがこのアクセスのなかでシステムバス
を占有して入出力装置（入出力プロセッサ、以下、ＩＯ
Ｕと称す）からの割込みを一時止め、割込みマスタの移
動後にその占有を解除することを特徴としている。
オンライン状態で切り離すときの、別プロセッサへの引
継ぎ処理として、引継ぎ指示を高信頼化コンピュータシ
ステムのオペレーティングシステム（以下、ＯＳと称
す）が制御し、引継ぎ途中の割込み欠落をハードウェア
が防止する。すなわち、ＯＳがハードウェアのレジスタ
をアクセスすることにより、割込みマスタの移動を指示
し、ハードウェアがこのアクセスのなかでシステムバス
を占有して入出力装置（入出力プロセッサ、以下、ＩＯ
Ｕと称す）からの割込みを一時止め、割込みマスタの移
動後にその占有を解除することを特徴としている。
【０００９】本発明の上記特徴及び上記以外の特徴点に
ついては、以下の記載により補足または明確とする。
ついては、以下の記載により補足または明確とする。
【００１０】
【作用】複数のマイクロプロセッサをワンボード化して
いるため、故障系プロセッサを交換するには、正常系プ
ロセッサも交換せねばならず、当該ＢＰＵが担当してい
た処理を他のＢＰＵに引き継ぐ必要がある。これに伴
い、割込みの処理権も他のＢＰＵに移さねばならない、
また、割込み処理のもれがあってはならない。
いるため、故障系プロセッサを交換するには、正常系プ
ロセッサも交換せねばならず、当該ＢＰＵが担当してい
た処理を他のＢＰＵに引き継ぐ必要がある。これに伴
い、割込みの処理権も他のＢＰＵに移さねばならない、
また、割込み処理のもれがあってはならない。
【００１１】本発明では、割込みマスタＢＰＵを交換す
る場合、前記の手段を用いて割込みマスタＢＰＵと割込
み情報の移動を行なうため、割込みの欠損なくマスタ権
（割込み処理権）を他のＢＰＵに切り換えることができ
る。このことによって、部分故障または全体故障が発生
したＢＰＵのオンライン交換ができることになる。の
で、フォールトトレラントなＢＰＵのオンライン交換が
可能となる。
る場合、前記の手段を用いて割込みマスタＢＰＵと割込
み情報の移動を行なうため、割込みの欠損なくマスタ権
（割込み処理権）を他のＢＰＵに切り換えることができ
る。このことによって、部分故障または全体故障が発生
したＢＰＵのオンライン交換ができることになる。の
で、フォールトトレラントなＢＰＵのオンライン交換が
可能となる。
【００１２】また、入出力装置ＩＯＵの状態を意識する
ことなく割込み処理権の移譲が可能であり、ＯＳオーバ
ーヘッドの軽減が図れる。
ことなく割込み処理権の移譲が可能であり、ＯＳオーバ
ーヘッドの軽減が図れる。
【００１３】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１４】図１にＢＰＵの交換手順の概略フローチャ
ートを示す。まず、空きスロットを用意（ｓｔ１）す
る。次に、空きスロットに新ＢＰＵを挿入（ｓｔ２）
し、旧ＢＰＵの抜去要求（ｓｔ３）をする。すると、旧
ＢＰＵはバスを占有し、割込みマスタを旧ＢＰＵから新
ＢＰＵに移動（ｓｔ４）し、旧ＢＰＵが取り込んだ割込
み情報（ペンディングの割込み情報とも称す）を主記憶
に退避（ｓｔ５）する。新ＢＰＵは退避した割込み情報
を取り込みタスクを実行（ｓｔ８）し、オンライン業務
を開始する。旧ＢＰＵは処理を停止し(ｓｔ６)し、取り
外され(ｓｔ７)、ＢＰＵの交換は完了する。このよう
に、割込みマスタを切り換える手段と、割込み情報を伝
送する手段とを持たせた。ここで、ＢＰＵの交換時に既
に空きスロットがある場合はｓｔ１の手順は不要であ
る。また、ｓｔ１乃至ｓｔ３及びｓｔ７の手順は、オペ
レータにより手動的、またはロボット等外部のシステム
により自動的に実施することができる。
ートを示す。まず、空きスロットを用意（ｓｔ１）す
る。次に、空きスロットに新ＢＰＵを挿入（ｓｔ２）
し、旧ＢＰＵの抜去要求（ｓｔ３）をする。すると、旧
ＢＰＵはバスを占有し、割込みマスタを旧ＢＰＵから新
ＢＰＵに移動（ｓｔ４）し、旧ＢＰＵが取り込んだ割込
み情報（ペンディングの割込み情報とも称す）を主記憶
に退避（ｓｔ５）する。新ＢＰＵは退避した割込み情報
を取り込みタスクを実行（ｓｔ８）し、オンライン業務
を開始する。旧ＢＰＵは処理を停止し(ｓｔ６)し、取り
外され(ｓｔ７)、ＢＰＵの交換は完了する。このよう
に、割込みマスタを切り換える手段と、割込み情報を伝
送する手段とを持たせた。ここで、ＢＰＵの交換時に既
に空きスロットがある場合はｓｔ１の手順は不要であ
る。また、ｓｔ１乃至ｓｔ３及びｓｔ７の手順は、オペ
レータにより手動的、またはロボット等外部のシステム
により自動的に実施することができる。
【００１５】図２に、本発明の実施例である高信頼化コ
ンピュータシステム（ＦＴＣ）の概略全体構成図を示
す。このシステムは２重化のために２組のシステムバス
１−１と１−２を有しており、このバス上には一つまた
は複数の中央処理装置(ＢＰＵ)２−１，２−２，…，２
−ｎと、システムバス１−１を制御するバスのコントロ
ーラ（以下、ＢＣと称す）３−１と、システムバス１−
２を制御するＢＣ３−２、及びファイルやネットワーク
がつながるＩＯＵ５−１，５−２がシステムバス１−１
と１−２に夫々接続されている。また、システムバス１
−１には、主記憶装置（以下、ＭＳＵと称す）４−１が
接続され、システムバス１−２には、MSU4−２が接続さ
れている。ＢＣ３，ＭＳＵ４及びＩＯＵ５は、それぞれ
２台を一組として使用され、第２図の例では各一組ずつ
使用する例を示している。図示のｎ組のＢＰＵは、通常
はそれぞれ別の処理を実行しているが、何れも同じ構成
とされているのでここでの説明はＢＰＵ２−１を例にと
ってその構成及び作用について説明する。本実施例はシ
ステムバスを２重化した例だが、システムバスを３重化
以上の場合にも適応する。
ンピュータシステム（ＦＴＣ）の概略全体構成図を示
す。このシステムは２重化のために２組のシステムバス
１−１と１−２を有しており、このバス上には一つまた
は複数の中央処理装置(ＢＰＵ)２−１，２−２，…，２
−ｎと、システムバス１−１を制御するバスのコントロ
ーラ（以下、ＢＣと称す）３−１と、システムバス１−
２を制御するＢＣ３−２、及びファイルやネットワーク
がつながるＩＯＵ５−１，５−２がシステムバス１−１
と１−２に夫々接続されている。また、システムバス１
−１には、主記憶装置（以下、ＭＳＵと称す）４−１が
接続され、システムバス１−２には、MSU4−２が接続さ
れている。ＢＣ３，ＭＳＵ４及びＩＯＵ５は、それぞれ
２台を一組として使用され、第２図の例では各一組ずつ
使用する例を示している。図示のｎ組のＢＰＵは、通常
はそれぞれ別の処理を実行しているが、何れも同じ構成
とされているのでここでの説明はＢＰＵ２−１を例にと
ってその構成及び作用について説明する。本実施例はシ
ステムバスを２重化した例だが、システムバスを３重化
以上の場合にも適応する。
【００１６】図３に、ＢＰＵ２−１の内部構成を示す。
ＢＰＵ２−１は３台のマイクロプロセッシングユニット
（以下、ＭＰＵと称す）１０−１，１０−２及び１０−
３，３台のＭＰＵ出力チェック回路（以下、ＣＨＫと称
す）１１，２台のキャッシュメモリ（図中ではＣａｃｈ
ｅと記す）１２−１及び１２−２，２台のバスインタフ
ェイス回路（以下、ＢＩＵと称す）１３−１及び１３−
２、これらＭＰＵ，ＣＨＫ，キャッシュ，ＢＩＵを接続
する内部バス１４−１及び１４−２を主要な構成要件と
している。ＢＰＵ２−１の概略の動作を説明しておく
と、３台のＭＰＵ１０により演算が実行され、このＭＰ
Ｕの出力がＣＨＫ１１によりチェックされ、正常と判断
された２つのＭＰＵの出力が夫々内部バスを通りＢＩＵ
を介してシステムバス１−１及び１−２に、あるいはキ
ャッシュメモリ１２−１及び１２−２に夫々出力され
る。
ＢＰＵ２−１は３台のマイクロプロセッシングユニット
（以下、ＭＰＵと称す）１０−１，１０−２及び１０−
３，３台のＭＰＵ出力チェック回路（以下、ＣＨＫと称
す）１１，２台のキャッシュメモリ（図中ではＣａｃｈ
ｅと記す）１２−１及び１２−２，２台のバスインタフ
ェイス回路（以下、ＢＩＵと称す）１３−１及び１３−
２、これらＭＰＵ，ＣＨＫ，キャッシュ，ＢＩＵを接続
する内部バス１４−１及び１４−２を主要な構成要件と
している。ＢＰＵ２−１の概略の動作を説明しておく
と、３台のＭＰＵ１０により演算が実行され、このＭＰ
Ｕの出力がＣＨＫ１１によりチェックされ、正常と判断
された２つのＭＰＵの出力が夫々内部バスを通りＢＩＵ
を介してシステムバス１−１及び１−２に、あるいはキ
ャッシュメモリ１２−１及び１２−２に夫々出力され
る。
【００１７】図４に、ＢＩＵ１３の内部構成を示す。シ
ステムバス１には制御線２６，アドレス線２７，データ
線２８，各スロットごとに決まった値のＩＤ線２９が含
まれている。ＢＩＵ１３には、外部からの制御線２６，
アドレス線２７，データ線２８を内部の制御線３０，ア
ドレス線３１，データ線３２に変換するデータ転送機構
２０と，外部の制御線２６，アドレス線２７，データ線
２８を割込要求信号３７〜４１に変換するデコーダー
（図中ではＤＥＣと記す）２４と，外部からの割込要求
信号３９〜４１を割込み処理権フラグ４５が“１”のと
きはそのまま割込要求信号３９〜４１を割込要求信号４
２〜４４に出力し、割込み処理権フラグ４５が“０”の
ときは割込要求信号４２〜４４をすべて“０”にするマ
スク回路（図中ではＭＡＳＫと記す）２３，共通の割込
要求信号３７，３８とマスク回路２３によって作られた
割込要求信号４２〜４４を記憶する割込み受付レジスタ
（図中ではＩＮＴ ＨＯＬＤ ＲＥＧと記す）２２，割
込み受付レジスタ２２によって作られた割込みホールド
信号３３をＭＰＵ１０への割込み信号３４〜３６に変換
するエンコーダー（図中ではＥＮＣと記す）２１，制御
線２６とアドレス線２７とＩＤ線２９から割込み処理権
フラグ４５を作る割込みマスタ制御回路（図中ではＩＮ
Ｔ ＭＳＴ ＣＴＬと記す）２５などが含まれている。
ステムバス１には制御線２６，アドレス線２７，データ
線２８，各スロットごとに決まった値のＩＤ線２９が含
まれている。ＢＩＵ１３には、外部からの制御線２６，
アドレス線２７，データ線２８を内部の制御線３０，ア
ドレス線３１，データ線３２に変換するデータ転送機構
２０と，外部の制御線２６，アドレス線２７，データ線
２８を割込要求信号３７〜４１に変換するデコーダー
（図中ではＤＥＣと記す）２４と，外部からの割込要求
信号３９〜４１を割込み処理権フラグ４５が“１”のと
きはそのまま割込要求信号３９〜４１を割込要求信号４
２〜４４に出力し、割込み処理権フラグ４５が“０”の
ときは割込要求信号４２〜４４をすべて“０”にするマ
スク回路（図中ではＭＡＳＫと記す）２３，共通の割込
要求信号３７，３８とマスク回路２３によって作られた
割込要求信号４２〜４４を記憶する割込み受付レジスタ
（図中ではＩＮＴ ＨＯＬＤ ＲＥＧと記す）２２，割
込み受付レジスタ２２によって作られた割込みホールド
信号３３をＭＰＵ１０への割込み信号３４〜３６に変換
するエンコーダー（図中ではＥＮＣと記す）２１，制御
線２６とアドレス線２７とＩＤ線２９から割込み処理権
フラグ４５を作る割込みマスタ制御回路（図中ではＩＮ
Ｔ ＭＳＴ ＣＴＬと記す）２５などが含まれている。
【００１８】図５に、割込み受付レジスタ２２を示す。
割込み受付レジスタ２２は割込みを発生する装置の数だ
けレジスタを持ち、割込みの発生した部分だけ“１”を
セットするようになっている。本図は割込み１，２が発
生した場合を示す。
割込み受付レジスタ２２は割込みを発生する装置の数だ
けレジスタを持ち、割込みの発生した部分だけ“１”を
セットするようになっている。本図は割込み１，２が発
生した場合を示す。
【００１９】図６に、割込みマスタ制御回路２５の内部
構成を示す。割込みマスタ制御回路２５は制御線２６と
アドレス線２７がある値のときだけ“１”を出力するデ
コーダー５０，データ線２８とＩＤ線２９の内容を比較
して一致していたら“１”を出力するコンパレーター
（図中ではＣＭＰと記す）５１，デコーダー（図中では
ＤＥＣと記す）５０とコンパレーター５１の出力によっ
て割込み処理権フラグ４５を出力するマスターコントロ
ールレジスタ（図中ではＭＳＴ ＣＴＬ ＲＥＧと記
す）５２によって構成されている。今、１台のＢＰＵ
が、マスタコントロールレジスタ５２に１６進表示で
（０００２）の信号をライトすると、アドレス線２７に
マスタコントロールレジスタのアドレスが与えられ、制
御線２６が書込みタイミングを与えると、マスタコント
ロールレジスタ５２のライト信号５３がアサートされ
る。この際、データ線２８にはプロセッサ番号“２”が
与えられ、ＩＤ線２９と比較され、新たに割込みマスタ
とすべきＢＰＵ２−２の場合、信号５４が“１”となる
ためマスタコントロールレジスタ５２は、“１”にセッ
トされる。一方、他のＢＰＵでは、信号５４が“０”と
なるため、マスタコントロールレジスタ５２は“０”に
クリアされる。
構成を示す。割込みマスタ制御回路２５は制御線２６と
アドレス線２７がある値のときだけ“１”を出力するデ
コーダー５０，データ線２８とＩＤ線２９の内容を比較
して一致していたら“１”を出力するコンパレーター
（図中ではＣＭＰと記す）５１，デコーダー（図中では
ＤＥＣと記す）５０とコンパレーター５１の出力によっ
て割込み処理権フラグ４５を出力するマスターコントロ
ールレジスタ（図中ではＭＳＴ ＣＴＬ ＲＥＧと記
す）５２によって構成されている。今、１台のＢＰＵ
が、マスタコントロールレジスタ５２に１６進表示で
（０００２）の信号をライトすると、アドレス線２７に
マスタコントロールレジスタのアドレスが与えられ、制
御線２６が書込みタイミングを与えると、マスタコント
ロールレジスタ５２のライト信号５３がアサートされ
る。この際、データ線２８にはプロセッサ番号“２”が
与えられ、ＩＤ線２９と比較され、新たに割込みマスタ
とすべきＢＰＵ２−２の場合、信号５４が“１”となる
ためマスタコントロールレジスタ５２は、“１”にセッ
トされる。一方、他のＢＰＵでは、信号５４が“０”と
なるため、マスタコントロールレジスタ５２は“０”に
クリアされる。
【００２０】図７に、ＢＣ３の内部構成を示す。ＢＣ３
はＢＰＵ１やＩＯＵ５などのバス要求信号６１−１…６
１−ｎ，６２−１…６２−ｎをエンコードするエンコー
ダー（図中ではＥＮＣと記す）６４、その結果をデコー
ドしバス使用許可信号６０−１…６０−ｎを出力するデ
コーダー（図中ではＤＥＣと記す）６３を主要な構成要
件としている。
はＢＰＵ１やＩＯＵ５などのバス要求信号６１−１…６
１−ｎ，６２−１…６２−ｎをエンコードするエンコー
ダー（図中ではＥＮＣと記す）６４、その結果をデコー
ドしバス使用許可信号６０−１…６０−ｎを出力するデ
コーダー（図中ではＤＥＣと記す）６３を主要な構成要
件としている。
【００２１】図８に、ＢＰＵ２が一つしか実装されない
場合の割込みマスタの移動のフローチャートを示す。本
図は、図１をより具体的に表現したものである。先ず、
空きスロットを用意（ｓｔ１´）する。空きスロットが
ない場合は、一時的に取り外し可能なボードを抜き、一
時的に空きスロットを作り出し、目的のＢＰＵ交換後
に、再び該ボードを戻すことにより空スロットを準備す
ることも可能である。次に、空きスロットにＢＰＵ２−
２を挿入（ｓｔ２´）し、ＢＰＵ２−１の抜去要求（ｓ
ｔ３´）をする。すると、ＢＰＵ２−１はアドレス線２
７を使ってＢＰＵ２−２のＩＤＮｏ．である０００２を
出力（ブロードキャスト転送）し、ＢＰＵ２−２のマス
ターコントロールレジスタ５２をセットし、ＢＰＵ２−
１のマスタコントロールレジスタ５２をクリア（ｓｔ４
´）する。さらに、割込み受付レジスタ２２の内容をＭ
ＳＵ４中のＩＮＴ ＳＡＶＥ ＷＫに一時退避（ｓｔ５
´）し、ＢＰＵ２−２に割込みをかけ、（ｓｔ６´）、
ＢＰＵ２−１は処理を停止（ｓｔ７´）する。処理が停
止したならば、ＢＰＵ２−１は取り外し（ｓｔ８´）、
ＢＰＵ２の交換は完了となる。また、取り外さず再リセ
ットして使用することも可能である。ｓｔ６にて割込み
を受けたＢＰＵ２−２はＩＮＴ ＳＡＶＥＷＫに退避し
ていた内容を読み込み（ｓｔ９´）、その内容である割
込み１，２を取り込みタスクを実行（ｓｔ１０´）す
る。その後はＢＰＵ２−２の割込み受付レジスタ２２の
内容の割込み３を取り込みタスクを実行（ｓｔ１１´）
し、オンライン業務を開始する。ＢＰＵの交換時に既に
空きスロットがある場合はｓｔ１´の手順は不要であ
る。また、ｓｔ１´乃至ｓｔ３´及びｓｔ８´の手順
は、オペレータにより手動的、またはロボットなどの外
部のシステムにより自動的に実施することができる。
場合の割込みマスタの移動のフローチャートを示す。本
図は、図１をより具体的に表現したものである。先ず、
空きスロットを用意（ｓｔ１´）する。空きスロットが
ない場合は、一時的に取り外し可能なボードを抜き、一
時的に空きスロットを作り出し、目的のＢＰＵ交換後
に、再び該ボードを戻すことにより空スロットを準備す
ることも可能である。次に、空きスロットにＢＰＵ２−
２を挿入（ｓｔ２´）し、ＢＰＵ２−１の抜去要求（ｓ
ｔ３´）をする。すると、ＢＰＵ２−１はアドレス線２
７を使ってＢＰＵ２−２のＩＤＮｏ．である０００２を
出力（ブロードキャスト転送）し、ＢＰＵ２−２のマス
ターコントロールレジスタ５２をセットし、ＢＰＵ２−
１のマスタコントロールレジスタ５２をクリア（ｓｔ４
´）する。さらに、割込み受付レジスタ２２の内容をＭ
ＳＵ４中のＩＮＴ ＳＡＶＥ ＷＫに一時退避（ｓｔ５
´）し、ＢＰＵ２−２に割込みをかけ、（ｓｔ６´）、
ＢＰＵ２−１は処理を停止（ｓｔ７´）する。処理が停
止したならば、ＢＰＵ２−１は取り外し（ｓｔ８´）、
ＢＰＵ２の交換は完了となる。また、取り外さず再リセ
ットして使用することも可能である。ｓｔ６にて割込み
を受けたＢＰＵ２−２はＩＮＴ ＳＡＶＥＷＫに退避し
ていた内容を読み込み（ｓｔ９´）、その内容である割
込み１，２を取り込みタスクを実行（ｓｔ１０´）す
る。その後はＢＰＵ２−２の割込み受付レジスタ２２の
内容の割込み３を取り込みタスクを実行（ｓｔ１１´）
し、オンライン業務を開始する。ＢＰＵの交換時に既に
空きスロットがある場合はｓｔ１´の手順は不要であ
る。また、ｓｔ１´乃至ｓｔ３´及びｓｔ８´の手順
は、オペレータにより手動的、またはロボットなどの外
部のシステムにより自動的に実施することができる。
【００２２】図９は、上記実施例においてシステムバス
１−１及び１−２，割込み処理権フラグ（図中ではＭＳ
ＴＦＬＧと記す)４５，割込み受付レジスタ（図中では
ＩＮＴＨＯＬＤ ＲＥＧと記す）２２のタイムチャート
を示す。割込みはシステムバス１−１，１−２両方を経
由し、割込み処理権フラグ４５が“１”であるＢＰＵ２
の割込み受付レジスタ２２に記憶される。最初、ＢＰＵ
２−１の割込み処理権フラグ４５が“１”になってお
り、割込み１，２はＢＰＵ２−１の割込み受付レジスタ
２２に記憶される。次に、割込みマスタの移動がシステ
ムバス１を占有して行なわれる。割込み処理権フラグ４
５は図のように同時に変化する。割込みマスタが切り変
われば、次の割込み３はＢＰＵ２−２の割込み受付レジ
スタ２２に記憶される。
１−１及び１−２，割込み処理権フラグ（図中ではＭＳ
ＴＦＬＧと記す)４５，割込み受付レジスタ（図中では
ＩＮＴＨＯＬＤ ＲＥＧと記す）２２のタイムチャート
を示す。割込みはシステムバス１−１，１−２両方を経
由し、割込み処理権フラグ４５が“１”であるＢＰＵ２
の割込み受付レジスタ２２に記憶される。最初、ＢＰＵ
２−１の割込み処理権フラグ４５が“１”になってお
り、割込み１，２はＢＰＵ２−１の割込み受付レジスタ
２２に記憶される。次に、割込みマスタの移動がシステ
ムバス１を占有して行なわれる。割込み処理権フラグ４
５は図のように同時に変化する。割込みマスタが切り変
われば、次の割込み３はＢＰＵ２−２の割込み受付レジ
スタ２２に記憶される。
【００２３】以上の実施例では、マスタ処理権を１台の
ＢＰＵから他の１台のＢＰＵへ移動する方法を説明した
が、複数のＢＰＵへ分散して移動してもよい。すなわ
ち、入出力プロセッサからの割込みを統括して受信する
割込み処理権フラグを各ベーシックプロセッシングユニ
ットに分散配置し、システムバス上のブロードキャスト
転送により、各ベーシックプロセッシングユニットのフ
ラグを更新することにより、割込み処理権を移動する方
法であり、この場合の実施例を以下に説明する。図１０
に、ＢＩＵの構成を示す図４を本場合に対応させて変形
した実施例を示す。符号２３−１、２３−２で示すよう
に、マスク回路を複数（本図では２個）設け、それに合
わせて割込み処理権フラグも符号４５−１、４５−２で
示すように、同数設けてそれぞれを制御するようにす
る。
ＢＰＵから他の１台のＢＰＵへ移動する方法を説明した
が、複数のＢＰＵへ分散して移動してもよい。すなわ
ち、入出力プロセッサからの割込みを統括して受信する
割込み処理権フラグを各ベーシックプロセッシングユニ
ットに分散配置し、システムバス上のブロードキャスト
転送により、各ベーシックプロセッシングユニットのフ
ラグを更新することにより、割込み処理権を移動する方
法であり、この場合の実施例を以下に説明する。図１０
に、ＢＩＵの構成を示す図４を本場合に対応させて変形
した実施例を示す。符号２３−１、２３−２で示すよう
に、マスク回路を複数（本図では２個）設け、それに合
わせて割込み処理権フラグも符号４５−１、４５−２で
示すように、同数設けてそれぞれを制御するようにす
る。
【００２４】図１１に、割込みマスタ制御回路の構成を
示す図６を本場合に対応させて変形した実施例を示す。
符号５１−１、５１−２、５２−１、５２−２で示すよ
うに、コンパレーター５１とマスタコントロールレジス
タ５２を複数(本図では２個)設け、データ線２８の上位
８ビットがコンパレーター５１−１に、下位８ビットが
コンパレーター５１−２に入力される。マスタコントロ
ールレジスタに１６進表示で（０２０３）の信号をライ
トすると、ＢＰＵ２−２のマスタコントロールレジスタ
５２−１と、ＢＰＵ２−３のマスタコントロールレジス
タ５２−２が１にセットされ、他のマスタコントロール
レジスタ５２は０にクリアされ、割込み処理の一部はＢ
ＰＵ２−２に、割込み処理の残りはＢＰＵ２−３に移動
される。こうすることによって、割込みマスタＢＰＵが
複数台でき、負荷を分散することができる。すなわち、
入出力プロセッサからの割込みを複数の割込み群に分割
し、各群毎に割込み処理権を設け、前記部分故障ベーシ
ックプロセッシングユニットの持つ割込み処理権を移動
する際、他の複数のベーシックプロセッシングユニット
に分散して移動できる。
示す図６を本場合に対応させて変形した実施例を示す。
符号５１−１、５１−２、５２−１、５２−２で示すよ
うに、コンパレーター５１とマスタコントロールレジス
タ５２を複数(本図では２個)設け、データ線２８の上位
８ビットがコンパレーター５１−１に、下位８ビットが
コンパレーター５１−２に入力される。マスタコントロ
ールレジスタに１６進表示で（０２０３）の信号をライ
トすると、ＢＰＵ２−２のマスタコントロールレジスタ
５２−１と、ＢＰＵ２−３のマスタコントロールレジス
タ５２−２が１にセットされ、他のマスタコントロール
レジスタ５２は０にクリアされ、割込み処理の一部はＢ
ＰＵ２−２に、割込み処理の残りはＢＰＵ２−３に移動
される。こうすることによって、割込みマスタＢＰＵが
複数台でき、負荷を分散することができる。すなわち、
入出力プロセッサからの割込みを複数の割込み群に分割
し、各群毎に割込み処理権を設け、前記部分故障ベーシ
ックプロセッシングユニットの持つ割込み処理権を移動
する際、他の複数のベーシックプロセッシングユニット
に分散して移動できる。
【００２５】
【発明の効果】本発明によれば、複数のマイクロプロセ
ッサをワンボード化したフォールトトレラントなＢＰＵ
のオンライン交換を可能とできる。
ッサをワンボード化したフォールトトレラントなＢＰＵ
のオンライン交換を可能とできる。
【００２６】また、入出力装置の状態を意識することな
く割込み処理権の移譲が可能であり、ＯＳオーバーヘッ
ドの軽減が図れる。
く割込み処理権の移譲が可能であり、ＯＳオーバーヘッ
ドの軽減が図れる。
【図１】本発明の実施例のＢＰＵの交換手順を示す図。
【図２】本発明の実施例の全体システム構成を示す図。
【図３】本発明の実施例のＢＰＵの構成を示す図。
【図４】本発明の実施例のＢＩＵの構成を示す図。
【図５】本発明の実施例の割込み受付レジスタを示す
図。
図。
【図６】本発明の実施例の割込みマスタ制御回路の構成
を示す図。
を示す図。
【図７】本発明の実施例のＢＣの構成を示す図。
【図８】本発明の実施例のＢＰＵの交換手順の実施例
図。
図。
【図９】本発明の実施例の割込みマスタ移動のタイムチ
ャート図。
ャート図。
【図１０】本発明の実施例のＢＩＵの構成の変形図。
【図１１】本発明の実施例の割込みマスタ制御回路の構
成の変形図。
成の変形図。
１…システムバス、２…ＢＰＵ、１０…ＭＰＵ、１１…
ＣＨＫ、１３…ＢＩＵ、２２…割込み受付レジスタ、２
５…割込みマスタ制御回路、２６…制御線、２７…アド
レス線、２８…データ線、２９…ＩＤ線、４５…割込み
処理権フラグ、５２…マスタ制御レジスタ。
ＣＨＫ、１３…ＢＩＵ、２２…割込み受付レジスタ、２
５…割込みマスタ制御回路、２６…制御線、２７…アド
レス線、２８…データ線、２９…ＩＤ線、４５…割込み
処理権フラグ、５２…マスタ制御レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒岡 学 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 福丸 広昭 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 中村 智明 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 金子 茂則 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 宮尾 健 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (72)発明者 関根 康雄 茨城県日立市大みか町五丁目２番１号 日立プロセスコンピュータエンジニアリ ング株式会社内 (56)参考文献 特開 昭60−10383（ＪＰ，Ａ) 特開 平１−123357（ＪＰ，Ａ) 特開 平３−186961（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 470 G06F 9/46 360 G06F 11/00 350
Claims (7)
- 【請求項１】システムバス，該システムバスに接続され
る主記憶装置，前記システムバスに接続されるベーシッ
クプロセッシングユニット，前記システムバスに接続さ
れる入出力プロセッサよりなる高信頼化コンピュータシ
ステムにおいて、前記ベーシックプロセッシングユニッ
トは、冗長なハードウェアを備え、一部のハードウェア
の故障時に当該ユニット内の他のハードウェアを用い
て、処理を実行し続け、その後、前記入出力プロセッサ
からの割込みを統括して受信する割込み処理権を他のベ
ーシックプロセッシングユニットに移動し、次に、ペン
ディングの割込み情報を前記同他のベーシックプロセッ
シングユニットに渡すことを特徴とする高信頼化コンピ
ュータシステムの割込み制御方法。 - 【請求項２】請求項１において、前記入出力プロセッサ
からの割込みを統括して受信する割込み処理権フラグを
前記各ベーシックプロセッシングユニットに分散配置
し、前記システムバス上のブロードキャスト転送によ
り、前記各ベーシックプロセッシングユニットのフラグ
を更新することにより、割込み処理権を移動することを
特徴とする高信頼化コンピュータシステムの割込み制御
方法。 - 【請求項３】請求項２において、前記システムバスは多
重化され、前記ブロードキャスト転送を起動する前記ベ
ーシックプロセッシングユニットは、多重化された全て
の前記システムバスを占有し、前記システムバス上での
前記入出力プロセッサから前記ベーシックプロセッシン
グユニットへの割込みメッセージ転送を一時的に待機さ
せ、前記ブロードキャスト転送完了後、前記システムバ
スを開放することを特徴とする高信頼化コンピュータシ
ステムの割込み制御方法。 - 【請求項４】請求項１において、前記部分故障ベーシッ
クプロセッシングユニットの抜去要求発生時、前記入出
力プロセッサからの割込みを統括して受信する割込み処
理権を前記他のベーシックプロセッシングユニットに移
動し、次に、ペンディングの割込み情報を前記他のベー
シックプロセッシングユニットに渡した後、故障を有す
る前記ベーシックプロセッシングユニットを抜去するこ
とを特徴とする高信頼化コンピュータシステムの割込み
制御方法。 - 【請求項５】請求項１において、前記入出力プロセッサ
からの割込みを複数の割込み群に分割し、各群毎に割込
み処理権を設け、前記故障を有する前記ベーシックプロ
セッシングユニットの持つ割込み処理権を移動する際、
他の複数のベーシックプロセッシングユニットに分散し
て移動することを特徴とする高信頼化コンピュータシス
テムの割込み制御方法。 - 【請求項６】システムバスと，前記システムバスに接続
されるベーシックプロセッシングユニットよりなる高信
頼化コンピュータシステムにおいて、前記ベーシックプ
ロセッシングユニットの一つを割込みマスタベーシック
プロセッシングユニットとなし、前記割込みマスタベー
シックプロセッシングユニットをオンライン状態で切り
離すときの別プロセッサへの引継ぎ処理として、引継ぎ
指示を高信頼化コンピュータシステムのオペレーティン
グシステム（以下、ＯＳと称す）が制御し、引継ぎ途中
の割込み欠落を前記システムバスに接続されるベーシッ
クプロセッシングユニットよりなる前記高信頼化コンピ
ュータシステムのハードウェアが防止することを特徴と
する高信頼化コンピュータシステムの割込み制御方法。 - 【請求項７】請求項６において、前記ＯＳがハードウェ
アのレジスタをアクセスすることにより、割込みマスタ
の移動を指示し、ハードウェアがこのアクセスのなかで
前記システムバスを占有して、前記システムバスに接続
される入出力プロセッサからの割込みを一時止め、割込
みマスタの移動後にその占有を解除することを特徴とす
る高信頼化コンピュータシステムの割込み制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064535A JP2821307B2 (ja) | 1992-03-23 | 1992-03-23 | 高信頼化コンピュータシステムの割込み制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064535A JP2821307B2 (ja) | 1992-03-23 | 1992-03-23 | 高信頼化コンピュータシステムの割込み制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265984A JPH05265984A (ja) | 1993-10-15 |
| JP2821307B2 true JP2821307B2 (ja) | 1998-11-05 |
Family
ID=13261019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064535A Expired - Fee Related JP2821307B2 (ja) | 1992-03-23 | 1992-03-23 | 高信頼化コンピュータシステムの割込み制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821307B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070260939A1 (en) * | 2006-04-21 | 2007-11-08 | Honeywell International Inc. | Error filtering in fault tolerant computing systems |
| WO2010100757A1 (ja) * | 2009-03-06 | 2010-09-10 | 富士通株式会社 | 演算処理システム、再同期方法、およびファームプログラム |
-
1992
- 1992-03-23 JP JP4064535A patent/JP2821307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05265984A (ja) | 1993-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1573544B1 (en) | On-die mechanism for high-reliability processor | |
| KR0137406B1 (ko) | 고장 방지 컴퓨터 시스템 | |
| US7493517B2 (en) | Fault tolerant computer system and a synchronization method for the same | |
| US5255367A (en) | Fault tolerant, synchronized twin computer system with error checking of I/O communication | |
| JP3669558B2 (ja) | データ処理装置とデータユニットを持つコンピュータシステム | |
| US7441150B2 (en) | Fault tolerant computer system and interrupt control method for the same | |
| US7823008B2 (en) | Maintaining consistency in a remote copy data storage system | |
| US6785840B1 (en) | Call processor system and methods | |
| CN1300394A (zh) | 在多个系统处理器之间进行切换的方法 | |
| JP2007172334A (ja) | 並列型演算システムの冗長性を確保するための方法、システム、およびプログラム | |
| JP2013206278A (ja) | 冗長化システム、冗長化方法、冗長化システムの可用性向上方法、及びプログラム | |
| JP3537281B2 (ja) | 共有ディスク型多重系システム | |
| JP2003345528A (ja) | 記憶システム | |
| US20040193735A1 (en) | Method and circuit arrangement for synchronization of synchronously or asynchronously clocked processor units | |
| US20030065861A1 (en) | Dual system masters | |
| JP2821307B2 (ja) | 高信頼化コンピュータシステムの割込み制御方法 | |
| JP4218538B2 (ja) | コンピュータシステム、バスコントローラ及びそれらに用いるバス障害処理方法 | |
| JP2979771B2 (ja) | 情報処理装置及びそのバス制御方法 | |
| US7296179B2 (en) | Node removal using remote back-up system memory | |
| GB2206714A (en) | Multiprocessing architecture | |
| US20050097208A1 (en) | Node removal using remote back-up system memory | |
| JP3059098B2 (ja) | マルチプロセッサシステム | |
| JP3343618B2 (ja) | 端末無中断オンラインシステム | |
| US20240176739A1 (en) | Fault tolerant systems and methods using shared memory configurations | |
| JP2002108640A (ja) | デュープレックスシステム、シングルプロセッサシステム、及びサブボード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070828 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100828 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100828 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110828 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |