JP2813798B2 - Stepping motor - Google Patents

Stepping motor

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JP2813798B2
JP2813798B2 JP63057632A JP5763288A JP2813798B2 JP 2813798 B2 JP2813798 B2 JP 2813798B2 JP 63057632 A JP63057632 A JP 63057632A JP 5763288 A JP5763288 A JP 5763288A JP 2813798 B2 JP2813798 B2 JP 2813798B2
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正宏 佐々木
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイフアイラ巻ステツピングモータに関す
る。
Description: TECHNICAL FIELD The present invention relates to a bifilar winding stepping motor.

〔従来の技術〕[Conventional technology]

第1相巻線と第3相巻線とを同一の磁極に巻き回し、
第2相巻線と第4相巻線とも同一の磁極に巻き回したバ
イフアイラ巻ハイブリツド形ステツピングモータは公知
である。このステツピングモータにおいては、各巻線に
直列に励磁期間決定用バイポーラトランジスタをそれぞ
れ接続し、これを励磁信号でオン・オフ制御する。この
方式は回路構成が簡単であるという長所を有する反面、
回転速度の変化によつて巻線に流れる電流のピーク値が
変化し、高速領域で大きなトルクを得ることができない
という欠点を有する。
Winding the first phase winding and the third phase winding around the same magnetic pole,
A bifilar wound hybrid type stepping motor in which both the second phase winding and the fourth phase winding are wound around the same magnetic pole is known. In this stepping motor, a bipolar transistor for determining an excitation period is connected in series with each winding, and this is turned on / off by an excitation signal. This method has the advantage that the circuit configuration is simple,
There is a disadvantage that the peak value of the current flowing through the winding changes due to a change in the rotation speed, and a large torque cannot be obtained in a high-speed region.

この欠点を解決するために、第8図に示すように、直
流電源1の一端と他端との間に第1、第2、第3及び第
4の巻線2a、2b、2c、2dを、ダイオード3a、3b、3c、3d
とバイポーラトランジスタ4a、4b、4c、4dと電流検出抵
抗5a、5bとを介してそれぞれ接続すると共に、第1〜第
4の巻線2a〜2dに直列に断続制御(チヨツパ制御)用ト
ランジスタ6a、6bを接続し、チヨツパ制御用トランジス
タ6a、6bを制御回路7a、7bによつて励磁信号のオン期間
よりも十分に短い周期で断続制御する方式が知られてい
る。なお、トランジスタ6a、6bに並列に保護用ダイオー
ドD1、D2が接続されている。この方式では制御回路7a、
7bが定電流特性が得られるようにトランジスタ6a、6bを
断続制御(定電流チヨツパ制御)するので、高速回転時
の平均電流及びトルクを大きくすることが可能になる。
In order to solve this disadvantage, as shown in FIG. 8, first, second, third and fourth windings 2a, 2b, 2c and 2d are connected between one end and the other end of the DC power supply 1. , Diodes 3a, 3b, 3c, 3d
And bipolar transistors 4a, 4b, 4c, 4d and current detection resistors 5a, 5b, respectively, and a transistor 6a for intermittent control (jumpper control) in series with the first to fourth windings 2a to 2d. There is known a method in which the control circuit 7a, 6b is connected and the chopper control transistors 6a, 6b are intermittently controlled by the control circuits 7a, 7b at a period sufficiently shorter than the ON period of the excitation signal. Note that protection diodes D 1 and D 2 are connected in parallel with the transistors 6a and 6b. In this method, the control circuit 7a,
Since the transistors 6a and 6b are intermittently controlled (constant-current chopper control) so that the transistor 7b can obtain constant-current characteristics, it is possible to increase the average current and the torque during high-speed rotation.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

ところで、第8図の方式では、逆流阻止用ダイオード
3a〜3dを接続するため、部品点数が多くなるのみでな
く、電力損失も大きくなつた。
By the way, in the method of FIG.
Connecting 3a-3d not only increased the number of parts, but also increased the power loss.

なお、逆流阻止用ダイオード3a〜3dは、トランジスタ
4a〜4dのベースからコレクタの方向に流れる逆流を防ぐ
ために設けられている。これをトランジスタ4aを例にし
て説明する。トランジスタ4aの駆動回路9は、通常トラ
ンジスタ4aにダーリントン接続されたトランジスタQ
1と、このトランジスタQ1のベースとグランドとの間に
接続された駆動用トランジスタQ2と、トランジスタQ1
ベースと電源端子+Vとの間に接続された抵抗Rとを有
する。なお、トランジスタ4aをオン制御する時はトラン
ジスタQ2をオフ制御し、トランジスタ4aをオフ制御する
時はトランジスタQ2をオン制御する。もし、第8図から
逆流阻止用ダイオード3a〜3dを省いた回路構成にする
と、トランジスタ4a〜4dが不用意にオン状態になること
がある。即ち、今、トランジスタ4aがオフ状態、トラン
ジスタ4cがオン状態にあり、この状態でチヨツパ用トラ
ンジスタ6aがオンからオフに転換すると、巻線2aの上端
が正、下端が負、巻線2cの上端が負、下端が正の電位に
なり、グランド、オン期間中のトランジスタQ2、トラン
ジスタQ1のベース・コレクタ間の浮遊容量C、巻線2a、
巻線2c、オン期間中のトランジスタ4c、電流検出抵抗5a
から成る閉回路、及びグランド、+Vで示す電源端子、
抵抗R、浮遊容量C、巻線2a、2c、トランジスタ4c、抵
抗5aから成る閉回路に電流が流れ、浮遊容量Cが充電さ
れる。この状態でチヨツパ用トランジスタ6aがオンにな
ると、巻線2c、オン期間中のトランジスタ4c、電流検出
抵抗5aから成る回路に電流が流れ、巻線2a、2cの電圧の
向きが今迄と逆になり、巻線2aの下端が正になる。この
結果、電源1、チヨツパ用トランジスタ6a、巻線2a、浮
遊容量C、トランジスタQ2、グランドから成る回路に浮
遊容量Cを逆充電する電流が流れると共に、浮遊容量
C、トランジスタQ1のベース・エミツタ間、トランジス
タ4aのベース・エミツタ間、電流検出抵抗5a、グランド
から成る回路にも浮遊容量Cを逆充電する電流が流れ
る。従つて、トランジスタ4aがオフ制御期間であるにも
拘らずオン状態になる。トランジスタ4aと4cとが同時に
オン状態になると、巻線2a、2cに基づく磁束の打ち消し
合いが生じ、必要なトルクを得ることができなくなる。
The backflow preventing diodes 3a to 3d are transistors
It is provided to prevent backflow from the bases 4a to 4d in the direction of the collector. This will be described using the transistor 4a as an example. The drive circuit 9 for the transistor 4a is usually a transistor Q connected in Darlington to the transistor 4a.
A 1, a driving transistor Q 2 to which connected between the base and the ground of the transistor Q 1, and connected to resistor R between the base and the power supply terminal + V of the transistor Q 1. Note that the off control transistor Q 2 when the on control transistor 4a, when off control of the transistor 4a is turned on control transistor Q 2. If the circuit configuration in which the backflow preventing diodes 3a to 3d are omitted from FIG. 8, the transistors 4a to 4d may be inadvertently turned on. That is, now, the transistor 4a is in the off state and the transistor 4c is in the on state. In this state, when the chopper transistor 6a is switched from on to off, the upper end of the winding 2a is positive, the lower end is negative, and the upper end of the winding 2c. Becomes negative, the lower end becomes positive potential, ground, transistor Q 2 during ON period, stray capacitance C between base and collector of transistor Q 1 , winding 2 a,
Winding 2c, transistor 4c during ON period, current detection resistor 5a
A closed circuit comprising: a ground, a power terminal indicated by + V,
A current flows through a closed circuit including the resistor R, the stray capacitance C, the windings 2a and 2c, the transistor 4c, and the resistor 5a, and the stray capacitance C is charged. When the chopper transistor 6a is turned on in this state, a current flows through a circuit including the winding 2c, the transistor 4c during the ON period, and the current detection resistor 5a, and the voltage directions of the windings 2a and 2c are reversed. And the lower end of the winding 2a becomes positive. As a result, the power supply 1, Chiyotsupa transistor 6a, winding 2a, the stray capacitance C, the transistors Q 2, a stray capacitance C with reverse charge to current flow in the circuit composed of the ground, stray capacitance C, the base of the transistor Q 1 A current for reversely charging the stray capacitance C also flows between the emitter, between the base and the emitter of the transistor 4a, the circuit including the current detection resistor 5a and the ground. Therefore, the transistor 4a is turned on in spite of the off control period. When the transistors 4a and 4c are turned on at the same time, the magnetic fluxes cancel each other based on the windings 2a and 2c, so that a necessary torque cannot be obtained.

第8図に示すように、逆流阻止用ダイオード3a〜3dを
接続すると、浮遊容量Cの充電が阻止され、大きな逆充
電電流が流れることも阻止され、トランジスタ4aが不用
意にオン状態にならない。従つて、第8図の回路から逆
流阻止用ダイオード3a〜3dを省くことができない。
As shown in FIG. 8, when the backflow preventing diodes 3a to 3d are connected, charging of the stray capacitance C is prevented, a large reverse charging current is prevented from flowing, and the transistor 4a is not turned on carelessly. Therefore, the backflow preventing diodes 3a to 3d cannot be omitted from the circuit of FIG.

そこで、本発明の目的は、構成を簡略化したにも拘ら
ず良好に動作するステッピングモータを提供することに
ある。
Therefore, an object of the present invention is to provide a stepping motor that operates well despite its simplified configuration.

[課題を解決するための手段] 上記目的を達成するための本発明は、直流電源とグラ
ンドとの間に対の巻線が接続され、前記対の巻線の一方
と他方とは同一の磁極に巻き回され、前記一方及び他方
の巻線にそれぞれ直列にスイッチング素子が接続され、
前記スイッチング素子とグランドとの間に電流検出抵抗
が接続され、前記一方及び他方のスイッチング素子を所
定の励磁方式に従って時間をずらしてオンにするための
励磁制御回路が設けられているバイファイラ巻ステッピ
ングモータにおいて、前記スイッチング素子が電界効果
トランジスタから成り、前記電界効果トランジスタのソ
ースが前記電流検出抵抗に接続され、前記電界効果トラ
ンジスタのソースとドレインとの間に内蔵又は外部のダ
イオードが接続され、前記巻線に逆方向電流を流すこと
を可能にするために前記電界効果トランジスタに直列に
逆流阻止用ダイオードが接続されておらず、前記励磁制
御回路と前記電界効果トランジスタのゲートとの間に駆
動回路が接続され、前記駆動回路は抵抗とバイポーラト
ランジスタとを含み、前記バイポーラトランジスタのエ
ミッタはグランドに接続され、このコレクタは前記電界
効果トランジスタのゲートに接続され、前記抵抗は前記
電界効果トランジスタにゲート・ソース間電圧を供給す
るための電源端子と前記電界効果トランジスタのゲート
との間に接続され、前記励磁制御回路と前記バイポーラ
トランジスタのベースとの間に、前記電界効果トランジ
スタをオンする時に前記バイポーラトランジスタをオフ
に制御し、且つ前記電界効果トランジスタをオフにする
時に前記バイポーラトランジスタをオンに制御する回路
が設けられていることを特徴とするステッピングモータ
に係わるものである。
Means for Solving the Problems According to the present invention for achieving the above object, a pair of windings is connected between a DC power supply and a ground, and one and the other of the pair of windings have the same magnetic pole. The switching element is connected in series to each of the one and the other windings,
A bifilar winding stepping motor in which a current detection resistor is connected between the switching element and ground, and an excitation control circuit is provided for turning on the one and the other switching elements with a time lag according to a predetermined excitation method. Wherein the switching element comprises a field effect transistor, a source of the field effect transistor is connected to the current detection resistor, a built-in or external diode is connected between a source and a drain of the field effect transistor, No reverse current blocking diode is connected in series with the field effect transistor to allow a reverse current to flow through the line, and a drive circuit is provided between the excitation control circuit and the gate of the field effect transistor. And the driving circuit includes a resistor and a bipolar transistor. The emitter of the bipolar transistor is connected to ground, the collector is connected to the gate of the field effect transistor, the resistor is a power supply terminal for supplying a gate-source voltage to the field effect transistor, and the field effect transistor Between the excitation control circuit and the base of the bipolar transistor, when the field effect transistor is turned on, the bipolar transistor is controlled to be off, and the field effect transistor is turned off. The present invention relates to a stepping motor, wherein a circuit for controlling the bipolar transistor to be turned on at some times is provided.

なお、請求項2に示すように抵抗に並列に別のバイポ
ーランジスタを接続し、これを電界効果トランジスタの
オン時にオン制御することが望ましい [発明の作用及び効果] 本願の各請求項の発明によれば、電界効果トランジス
タに直列に逆流阻止用ダイオードを接続しない構成であ
るにも拘らず、オフ制御期間中の電界効果トランジスタ
に不要な電流が流れることを阻止することかができる。
即ち、巻線の電流を制御するためのスイッチング素子を
電界効果トランジスタとし、且つこの電界効果トランジ
スタをオン・オフ制御するためにこの電界効果トランジ
スタのゲート・ソース間にバイポーラトランジスタを接
続し、電界効果トランジスタのオフ期間にバイポーラト
ランジスタをオン制御するように構成したので、電界効
果トランジスタのオフ制御期間に電界効果トランジスタ
のドレイン・ゲート間の浮遊容量に基づく電流がバイポ
ーラトランジスタに流れ込んでも、オン状態のバイポー
ラトランジスタのコレクタ・エミッタ間の電圧が電界効
果トランジスタのゲート・ソース間のしきい値以上にな
ることはない。この結果、電界効果トランジスタに直列
に逆流阻止用ダイオードを接続して電界効果トランジス
タの浮遊容量の充放電を阻止する構成にしなくても、電
界効果トランジスタのオフ制御期間中の不要なオン動作
を阻止し、電力損失を低減することができる。
It is preferable that another bipolar transistor is connected in parallel with the resistor as described in claim 2, and this is turned on when the field effect transistor is turned on. [Operation and Effect of the Invention] According to this configuration, it is possible to prevent an unnecessary current from flowing through the field effect transistor during the off-control period, despite the configuration in which the backflow prevention diode is not connected in series with the field effect transistor.
That is, a field effect transistor is used as a switching element for controlling the current of the winding, and a bipolar transistor is connected between the gate and the source of the field effect transistor to control on / off of the field effect transistor. Since the bipolar transistor is turned on during the off period of the transistor, even if a current based on the floating capacitance between the drain and the gate of the field effect transistor flows into the bipolar transistor during the off control period of the field effect transistor, the bipolar transistor in the on state is turned on. The voltage between the collector and the emitter of the transistor does not exceed the threshold value between the gate and the source of the field effect transistor. As a result, unnecessary ON operation during the OFF control period of the field effect transistor can be prevented without connecting a reverse current blocking diode in series with the field effect transistor to prevent charging and discharging of the stray capacitance of the field effect transistor. Thus, power loss can be reduced.

また、請求項2の発明によれば、駆動電源端子とゲー
トとの間のプルアップ用抵抗に対して並列に別のバイポ
ーラトランジスタを接続し、電界効果トランジスタをオ
ンにする時にこの別のバイポーラトランジスタをオンす
る。この結果、電界効果トランジスタのゲート・ソース
間容量が別のバイポーラトランジスタを通して急速に充
電され、電界効果トランジスタを飽和領域のオン状態に
急速に転換させることができる。
According to the second aspect of the present invention, another bipolar transistor is connected in parallel to the pull-up resistor between the drive power supply terminal and the gate, and the other bipolar transistor is turned on when the field effect transistor is turned on. Turn on. As a result, the gate-source capacitance of the field-effect transistor is rapidly charged through another bipolar transistor, and the field-effect transistor can be rapidly turned on in the saturation region.

〔実施例〕〔Example〕

次に、図面を参照して本発明の実施例に関わるステツ
ピングモータを説明する。
Next, a stepping motor according to an embodiment of the present invention will be described with reference to the drawings.

第1図において、第8図と実質的に同一の働きを有す
る部分には同一の符号を付して、これ等の説明を省略す
る。第1、第2、第3及び第4の巻線2a〜2dには絶縁ゲ
ート型電界効果トランジスタ即ちFET10a、10b、10c、10
dがそれぞれ直列接続されている。各FET10a〜10dは、第
7図に原理的に示す如くp形領域11とn形領域12とn+
領域13と絶縁膜14とを有し、n形領域12にドレイン電極
Dが接続され、n+形領域13とp形領域11にソース電極S
が接続されたサブストレート内部接続型のnチヤネルFE
Tである。従つて、ソースとドレインとの間にダイオー
ド(pn接合)が内蔵されている。
In FIG. 1, portions having substantially the same functions as those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted. The first, second, third and fourth windings 2a to 2d have insulated gate field effect transistors, ie, FETs 10a, 10b, 10c, 10
d are connected in series. Each of the FETs 10a to 10d has a p-type region 11, an n-type region 12, an n + -type region 13, and an insulating film 14, as shown in principle in FIG. 7, and a drain electrode D is connected to the n-type region 12. , N + type region 13 and p type region 11
N-channel FE with substrate connected internally
T. Therefore, a diode (pn junction) is built in between the source and the drain.

第1図の励磁信号発生回路15は、励磁期間を決めるた
めの励磁信号を発生する回路であり、この一方の出力ラ
イン15aは第1の駆動回路9aに直接に接続されていると
共に、NOT回路16aを介して第3の駆動回路9cにも接続さ
れ、他方の出力ライン15bは第2の駆動回路9bに直接に
接続されていると共に、NOT回路16bを介して第4の駆動
回路9dにも接続されている。各駆動回路9a、9b、9c、9d
は各FET10a、10b、10c、10dのゲートに接続されてい
る。
The excitation signal generation circuit 15 shown in FIG. 1 is a circuit for generating an excitation signal for determining an excitation period. One output line 15a is directly connected to the first drive circuit 9a, and a NOT circuit is provided. The other output line 15b is directly connected to the second drive circuit 9b via the NOT circuit 16b, and is also connected to the fourth drive circuit 9d via the NOT circuit 16b. It is connected. Each drive circuit 9a, 9b, 9c, 9d
Is connected to the gates of the FETs 10a, 10b, 10c, and 10d.

第1図と第8図との比較から明らかなように、第1図
の回路は、第8図の回路の逆流阻止用ダイオード3a〜3d
及び平滑用ダイオード8a、8bに対応するものを有してい
ない。
As is clear from the comparison between FIG. 1 and FIG. 8, the circuit of FIG. 1 is the same as the circuit of FIG.
And those corresponding to the smoothing diodes 8a and 8b are not provided.

チヨツパ制御回路7a、7bの内部構成は第8図の従来回
路と相違しているが、便宜的に同一の符号が付されてい
る。このチヨツパ制御回路7a、7bには、巻線2a〜2dに流
れる電流を定電流制御するために、電流検出抵抗5a、5b
の一端がライン17、18を介して接続されている。
Although the internal configuration of the chopper control circuits 7a and 7b is different from that of the conventional circuit shown in FIG. 8, the same reference numerals are used for convenience. The chopper control circuits 7a and 7b include current detection resistors 5a and 5b for controlling the current flowing through the windings 2a to 2d at a constant current.
Are connected via lines 17 and 18.

第2図及び第3図はステツピングモータの回転子及び
固定子を示す。永久磁石21を含む回転子22は軸23に固着
されている。固定子24は、固定子コア25の磁極25a、25b
に巻線2a〜2dを巻き回すことによつて構成されている。
磁極25aには第1及び第3の巻線2a、2cが巻かれ、磁極2
5bには第2及び第4の巻線2b、2dが巻かられている。そ
のステツピングモータの回転子22及び固定子24の構造は
周知のバイフアイラ巻4相ステツピングモータと同一で
あるので、詳しい説明を省略する。
2 and 3 show the rotor and the stator of the stepping motor. A rotor 22 including a permanent magnet 21 is fixed to a shaft 23. The stator 24 includes the magnetic poles 25a and 25b of the stator core 25.
Are wound around the windings 2a to 2d.
The first and third windings 2a and 2c are wound around the magnetic pole 25a.
5b is wound with second and fourth windings 2b and 2d. Since the structures of the rotor 22 and the stator 24 of the stepping motor are the same as those of a well-known bifilar winding four-phase stepping motor, a detailed description thereof will be omitted.

第4図は第1図のチヨツパ制御回路7a及び駆動回路9c
を詳しく示す。制御回路7aは、コンパレータ26と、増幅
器27と、トリガパルス発生回路28と、抵抗30〜34と、5V
電源端子35とから成る。
FIG. 4 shows the chopper control circuit 7a and the driving circuit 9c of FIG.
Is shown in detail. The control circuit 7a includes a comparator 26, an amplifier 27, a trigger pulse generation circuit 28, resistors 30 to 34, 5V
And a power supply terminal 35.

コンパレータ26の一方の入力端子は抵抗31を介して電
流検出抵抗5aの一端に接続され、他方の入力端子は分圧
抵抗29、30の電圧分割点及びトリガパルス発生回路28に
接続されている。コンパレータ26の出力端子と一方の入
力端子との間には帰還用抵抗32が接続され、また出力端
子と5V電源端子35との間には抵抗33が接続され、更に出
力端子とチヨツパ制御用トランジスタ6aのベースとの間
に増幅器27と抵抗34が接続されている。
One input terminal of the comparator 26 is connected to one end of the current detecting resistor 5a via the resistor 31, and the other input terminal is connected to a voltage dividing point of the voltage dividing resistors 29 and 30 and the trigger pulse generating circuit 28. A feedback resistor 32 is connected between the output terminal of the comparator 26 and one of the input terminals, a resistor 33 is connected between the output terminal and the 5V power supply terminal 35, and an output terminal and a transistor for controlling the chopper. The amplifier 27 and the resistor 34 are connected to the base of 6a.

駆動回路9cは、npn型トランジスタ38と、pnp型トラン
ジスタ39と、npn型トランジスタ40と、抵抗41、42と、7
V補助電源端子43と、逆流阻止用ダイオード44と、NOT回
路45とから成る。npn型トランジスタ38のエミツタは接
地され、コレクタはFET10cのゲートに接続され、ベース
はNOT回路16aを介して励磁信号発生回路15に接続されて
いる。抵抗41はトランジスタ38のコレクタと7V電源端子
43との間に接続された19kΩから成るプルアツプ抵抗で
ある。pnp型トランジスタ39のエミツタは補助電源端子4
3に接続され、コレクタは逆流阻止用ダイオード44を介
してFET10cのゲートに接続されている。npn型トランジ
スタ40のエミツタはグランドに接続され、コレクタはト
ランジスタ39のベースに接続されていると共に抵抗42を
介して補助電源端子43に接続され、ベースは2つのNOT
回路45、16aを介して励磁信号発生回路15に接続されて
いる。
The drive circuit 9c includes an npn transistor 38, a pnp transistor 39, an npn transistor 40, resistors 41, 42, and 7
It comprises a V auxiliary power supply terminal 43, a backflow prevention diode 44, and a NOT circuit 45. The emitter of the npn transistor 38 is grounded, the collector is connected to the gate of the FET 10c, and the base is connected to the excitation signal generating circuit 15 via the NOT circuit 16a. Resistor 41 is the collector of transistor 38 and 7V power supply terminal
This is a pull-up resistor consisting of 19 kΩ and connected between it and 43. The emitter of pnp transistor 39 is auxiliary power terminal 4
3, and the collector is connected to the gate of the FET 10c via the backflow preventing diode 44. The emitter of the npn transistor 40 is connected to the ground, the collector is connected to the base of the transistor 39 and connected to the auxiliary power supply terminal 43 via the resistor 42, and the base is connected to two NOT terminals.
It is connected to the excitation signal generating circuit 15 via the circuits 45 and 16a.

第1図の制御回路7bは詳しく示されていないが、第4
図に示す制御回路7aと同一に構成され、又、駆動回路9
a、9b、9dは第4図の駆動回路9cと同一に構成されてい
る。
The control circuit 7b of FIG. 1 is not shown in detail,
It has the same configuration as the control circuit 7a shown in FIG.
The components a, 9b and 9d have the same configuration as the drive circuit 9c in FIG.

第5図は第1図のステツピングモータを2相励磁方式
で駆動する場合の各部の波形を原理的に示す。即ち、第
5図(A)はチヨツパ用トランジスタ6a、6bのエミツタ
・コレクタ間電圧、第5図(B)(C)は励磁信号であ
り、第5図(D)(E)(F)(G)は巻線2a〜2dの印
加電圧(励磁電圧)である。今、第1の巻線2aを例にと
ると、第5図(B)に示す励磁信号のオン時間幅Tの全
期間に渡つてゲート信号が印加されている。しかし、チ
ヨツパ用トランジスタ6aが第5図(A)に示すように断
続しているので、巻線2aには第5図(D)に示す如く励
磁期間であつても断続的に電圧が印加される。
FIG. 5 shows in principle the waveforms of the respective parts when the stepping motor of FIG. 1 is driven by a two-phase excitation method. 5 (A) shows the emitter-collector voltages of the chopper transistors 6a and 6b, and FIGS. 5 (B) and (C) show the excitation signals, and FIGS. 5 (D) (E) (F) ( G) is an applied voltage (excitation voltage) of the windings 2a to 2d. Now, taking the first winding 2a as an example, the gate signal is applied over the entire period of the ON time width T of the excitation signal shown in FIG. 5 (B). However, since the chopper transistor 6a is intermittent as shown in FIG. 5 (A), a voltage is intermittently applied to the winding 2a even during the excitation period as shown in FIG. 5 (D). You.

第1のFET10aは第5図(B)の励磁信号でオン制御さ
れ、第2のFET10bは第5図(C)の励磁信号でオン制御
され、第3のFET10cは第5図(B)の励磁信号をNOT回
路16aで反転した信号でオン制御され、第4のFET10dは
第5図(C)の励磁信号をNOT回路16bで反転した信号で
オン制御される。
The first FET 10a is turned on by the excitation signal shown in FIG. 5B, the second FET 10b is turned on by the excitation signal shown in FIG. 5C, and the third FET 10c is turned on by the excitation signal shown in FIG. The ON signal is controlled by the signal obtained by inverting the excitation signal by the NOT circuit 16a, and the fourth FET 10d is controlled by the signal obtained by inverting the excitation signal of FIG. 5C by the NOT circuit 16b.

第4図に示す駆動回路9cはNOT回路16aから低レベルの
励磁信号を受け入れている時にFET10cをオン駆動する。
即ち、NOT回路16aの出力が高レベルの期間(オフ期間)
にはトランジスタ38がオンになり、ゲートが接地される
ためにFET10cはオフ状態に保たれる。一方、NOT回路16a
の出力が低レベルの期間(オン期間)にはトランジスタ
38がオフになるので、FET10cにゲート電圧が印加され、
FET10cはオンになる。
The drive circuit 9c shown in FIG. 4 turns on the FET 10c when receiving a low-level excitation signal from the NOT circuit 16a.
That is, the period when the output of the NOT circuit 16a is at a high level (OFF period)
, The transistor 38 is turned on, and the gate is grounded, so that the FET 10c is kept off. On the other hand, NOT circuit 16a
When the output is low level (on period), the transistor
Since 38 turns off, the gate voltage is applied to FET 10c,
FET 10c turns on.

ところで、原理的には、プルアップ抵抗41とトランジ
スタ38のみでFET10cをオン・オフ制御することができ
る。しかし、FET10cのオフからオンへの立上り時間(オ
ン時間)を早くするためにプルアツプ抵抗41の値を小さ
くすると、FET10cのゲート・ソース間容量Cgsの充電電
荷の量が増大する。この立上り時の容量Cgsの充電の極
性はゲート側で正である。FET10cがオン制御されている
期間にチヨツパ制御用トランジスタ6aがオフからオンに
転換すると、FET10cのドレイン電流が流れ、電流検出抵
抗5aの端子電圧が発生する。これにより、FET10cのソー
ス電位が上り、ゲート・ソース間容量Cgsが逆方向に充
電されようとする。もし、第4図の実施例において、抵
抗41の値が小さく且つトランジスタ39及びダイオード44
の回路が設けられていないと、ゲート・ソース間容量C
gsの放電(逆充電)が多くなり、FET10cが要求するゲー
ト・ソース間電圧を与えることができなくなり、非飽和
動作になる。
By the way, in principle, the FET 10c can be turned on / off only by the pull-up resistor 41 and the transistor 38. However, if the value of the pull-up resistor 41 is reduced in order to shorten the rise time (ON time) from OFF to ON of the FET 10c, the amount of charge of the gate-source capacitance C gs of the FET 10c increases. The polarity of the charge of the capacitor C gs at the time of the rise is positive on the gate side. When the chopper control transistor 6a switches from off to on while the FET 10c is on-controlled, the drain current of the FET 10c flows, and the terminal voltage of the current detection resistor 5a is generated. As a result, the source potential of the FET 10c rises, and the gate-source capacitance C gs tends to be charged in the reverse direction. If the value of resistor 41 is small and transistor 39 and diode 44
If no circuit is provided, the gate-source capacitance C
The discharge (reverse charge) of gs increases, and the gate-source voltage required by the FET 10c cannot be supplied, resulting in non-saturated operation.

この非飽和状態を回避するためには、プルアツプ抵抗
41の値を3kΩ以上にすることが必要であるが、単に大き
くすると、FET10cのゲートがスレツシホールド電圧に達
するように容量Cgsを充電する時間が長くなり、FET10c
を迅速にオン状態にすることができない。
To avoid this unsaturated condition, a pull-up resistor
It is necessary to make the value of 41 3 kΩ or more, but if it is simply increased, the time to charge the capacitance C gs so that the gate of the FET 10 c reaches the threshold voltage becomes longer, and the FET 10 c
Cannot be turned on quickly.

これに対し、本実施例のように大きな値(19kΩ)を
有するプルアツプ抵抗41に並列にpnp型トランジスタ39
とダイオード44との直列回路を接続すると、FET10cの立
上り時間を短くすることができるばかりでなく、容量C
gsの逆充電を制限してFET10cの非飽和動作を防ぐことが
できる。即ち、NOT回路16aの出力が高レベルから低レベ
ルに転換すると、npn型トランジスタ38がオフに転換
し、トランジスタ39、40がオンに転換する。これによ
り、ゲート・ソース間容量Cgsはトランジスタ39とダイ
オード44を介して流れる電流で急速に充電され、FET10c
は直ちにオン状態になる。
On the other hand, the pnp transistor 39 is connected in parallel with the pull-up resistor 41 having a large value (19 kΩ) as in the present embodiment.
Connecting a series circuit with the diode 44 not only shortens the rise time of the FET 10c, but also
By limiting the reverse charging of gs, the unsaturated operation of the FET 10c can be prevented. That is, when the output of the NOT circuit 16a changes from a high level to a low level, the npn transistor 38 turns off and the transistors 39 and 40 turn on. As a result, the gate-source capacitance C gs is rapidly charged by the current flowing through the transistor 39 and the diode 44, and the FET 10c
Is immediately turned on.

一方、FET10cのオン期間(励磁期間)にチヨツパ制御
用トランジスタ6aがオフからオンに転換し、FET10cのド
レイン電流が流れ、電流検出抵抗5aのためにソース電位
が高くなり、ゲート・ソース間容量Cgsの逆充電(放
電)が生じようとしても、抵抗41の値が大きいために急
速に放電しない。又、トランジスタ39にも逆流阻止用ダ
イオード44のために放電電流が流れない。このため、ゲ
ート・ソース間電圧の低下が制限され、FET10cを飽和オ
ン動作させることが可能になる。なお、プルアツプ抵抗
41を省いても動作するが、ゲート・ソース間容量Cgs
高い充電電圧にするために設けられている。
On the other hand, during the ON period (excitation period) of the FET 10c, the chopper control transistor 6a switches from OFF to ON, the drain current of the FET 10c flows, the source potential increases due to the current detection resistor 5a, and the gate-source capacitance C Even if reverse charging (discharging) of gs is to occur, it is not discharged rapidly because the value of the resistor 41 is large. Also, no discharge current flows through the transistor 39 because of the backflow prevention diode 44. For this reason, a reduction in the gate-source voltage is limited, and the FET 10c can be turned on in a saturated state. Note that the pull-up resistor
Although it operates even if 41 is omitted, it is provided to make the gate-source capacitance C gs a high charging voltage.

第6図は第4図のチヨツパ制御回路7aの動作を示す。
巻線2a又は2cの電流が第6図(A)に示すようにt0〜t1
で徐々に増大すると、電流検出抵抗5aに得られる検出電
圧も徐々に増大し、コンパレータ26の入力端子に、抵抗
32で帰還された電圧と検出電圧との合成の電圧が得られ
る。第6図(C)で実線で示すコンパレータ26の一方の
入力電圧Vaが点線で示すコンパレータ26の他方の入力電
圧Vbを横切ると、コンパレータ26の出力電圧は第6図
(D)に示すように低レベルから高レベルに転換する。
これにより、チヨツパ用トランジスタ6aがオフになり、
ダイオードD3の順電圧に相当する検出電圧と帰還電圧と
の和の電圧がコンパレータ26の入力電圧になる。t2時点
で第6図(B)に示すトリガパルスが発生すると、基準
電圧にトリガパルスを付加したものがコンパレータ26の
入力となり、コンパレータ26の負端子入力が正端子入力
よりも大きくなるために、コンパレータ26の出力が第6
図(D)に示すように低レベルに転換し、チヨツパ用ト
ランジスタ6aがオンになる。トランジスタ6aがオフから
オンに転換した時に共振によつて大きな振動電流が流れ
ても、トリガパルスによつてコンパレータ26の負入力の
レベルが高められているので、コンパレータ26の出力が
不用意に反転しない。
FIG. 6 shows the operation of the chopper control circuit 7a of FIG.
As current in the winding 2a or 2c is shown in FIG. 6 (A) t 0 ~t 1
, The detection voltage obtained from the current detection resistor 5a also gradually increases, and the input terminal of the comparator 26
At 32, a combined voltage of the voltage fed back and the detection voltage is obtained. When one input voltage Va of the comparator 26 shown by a solid line in FIG. 6C crosses the other input voltage Vb of the comparator 26 shown by a dotted line, the output voltage of the comparator 26 is shown in FIG. 6D. From low level to high level.
As a result, the transistor 6a for chopper is turned off,
Voltage of the sum of the detection voltage and a feedback voltage corresponding to the forward voltage of the diode D 3 is the input voltage of the comparator 26. When a trigger pulse shown in FIG. 6 (B) at t 2 time occurs, obtained by adding a trigger pulse to the reference voltage is used as the input of the comparator 26, to the negative terminal input of the comparator 26 is greater than the positive terminal input The output of the comparator 26 is the sixth
As shown in FIG. 7D, the level is changed to low level, and the transistor 6a for the jumper is turned on. Even if a large oscillating current flows due to resonance when the transistor 6a switches from off to on, the output of the comparator 26 is inadvertently inverted because the level of the negative input of the comparator 26 is increased by the trigger pulse. do not do.

チヨツパ用トランジスタ6a及びFET10cのオン期間にお
いては、電源1、チヨツパ用トランジスタ6a、巻線2c、
FET10c、電流検出抵抗5a、グランドから成る回路で巻線
2cの励磁電流が供給され、FET10cのオン制御期間中にチ
ヨツパ用トランジスタ6aがオフになつた時には、巻線2c
の励磁に基づいて蓄積されたエネルギが、巻線2c、オン
期間中のFET10c、FET10aの内蔵ダイオード、巻線2aから
成る閉回路で放出される。この時、巻線2a、2cに流れる
電流はトルクを保持する向きの磁束の発生に寄与する。
During the ON period of the chopper transistor 6a and the FET 10c, the power supply 1, the chopper transistor 6a, the winding 2c,
Winding with a circuit consisting of FET10c, current detection resistor 5a, and ground
When the excitation current of 2c is supplied and the transistor 6a for chopper is turned off during the ON control period of the FET 10c, the winding 2c
The energy stored on the basis of the excitation is released by a closed circuit including the winding 2c, the internal diode of the FET 10c and the FET 10a during the ON period, and the winding 2a. At this time, the current flowing through the windings 2a and 2c contributes to the generation of a magnetic flux in a direction to maintain the torque.

今迄オン期間(励磁期間)中であつたFET10cがオンか
らオフに転換すると、今迄非励磁側であつた巻線2aと、
ダイオードD1と、電源1と、ダイオードD3と、FET10aの
内蔵ダイオードとから成る閉回路で巻線2cの励磁期間に
蓄積されたエネルギが放出される。
When the FET 10c, which has been in the on-period (excitation period), switches from on to off, the winding 2a, which has been on the non-excitation side,
A diode D 1, a power supply 1, a diode D 3, the energy stored in the exciting period of coil 2c is released in a closed circuit consisting of an internal diode of the FET 10a.

以上励磁信号発生回路15から第3のFET10cをオン制御
する励磁信号が発生している場合を説明したが、第1の
FET10aをオン制御する期間における動作も本質的に同一
である。
The case where the excitation signal for turning on the third FET 10c is generated from the excitation signal generation circuit 15 has been described above.
The operation during the period when the FET 10a is turned on is essentially the same.

本実施例は次の利点を有する。 This embodiment has the following advantages.

(1) 第1図と第8図との比較から明らかな如く、本
実施例によれば、第8図の回路におけるダイオード3a〜
3d、ダイオード8a、8bが不要になり、コストの低減を図
ることができる。
(1) As is clear from the comparison between FIG. 1 and FIG. 8, according to the present embodiment, the diodes 3a to 3a in the circuit of FIG.
3d and the diodes 8a and 8b become unnecessary, and cost can be reduced.

(2) 第4図に示すように本実施例では、巻線2a、2c
に図8の従来回路で示した逆流阻止用ダイオード3a、3c
に相当するものが設けられていないにも拘らず、電界効
果トランジスタ10a、10cがそれぞれのオフ制御期間にド
レイン・ゲート間の浮遊容量に基づいて不要にオン状態
にならない。第4図の電界効果トランジスタ10cを例に
とって詳しく説明すると、この電界効果トランジスタ10
cをオン・オフ制御するために電界効果トランジスタ10c
のゲート・ソース間にバイポーラトランジスタ38を接続
し、電界効果トランジスタ10cのオフ期間にバイポーラ
トランジスタ38をオン制御するように構成したので、電
界効果トランジスタ10cのオフ制御期間に電界効果トラ
ンジスタ10cのドレイン・ゲート間の浮遊容量に基づく
電流がバイポーラトランジスタ38に流れ込んでも、オン
状態のバイポーラトランジスタ38のコレクタ・エミッタ
間の電圧が電界効果トランジスタ10cのゲート・ソース
間のしきい値以上になることはない。この結果、電界効
果トランジスタ10cに直列に逆流阻止用ダイオードを接
続して電界効果トランジスタ10cの浮遊容量の充放電を
阻止する構成にしなくても、電界効果トランジスタ10c
のオフ制御期間中の不要なオン動作を阻止し、電力損失
を低減することができる。
(2) As shown in FIG. 4, in the present embodiment, the windings 2a, 2c
8 shows the reverse current blocking diodes 3a and 3c shown in the conventional circuit of FIG.
Is not provided, the field effect transistors 10a and 10c are not unnecessarily turned on based on the stray capacitance between the drain and the gate during the respective off control periods. The field effect transistor 10c shown in FIG.
Field effect transistor 10c to control c on / off
A bipolar transistor 38 is connected between the gate and the source of the field effect transistor 10c, and the bipolar transistor 38 is turned on during the off period of the field effect transistor 10c. Even if a current based on the floating capacitance between the gates flows into the bipolar transistor 38, the voltage between the collector and the emitter of the bipolar transistor 38 in the ON state does not exceed the threshold between the gate and the source of the field effect transistor 10c. As a result, even if it is not necessary to connect a reverse current blocking diode in series with the field effect transistor 10c to prevent charging and discharging of the stray capacitance of the field effect transistor 10c, the field effect transistor 10c
Unnecessary ON operation during the OFF control period can be prevented, and power loss can be reduced.

(3) pnp型トランジスタ39及びダイオード44から成
る回路を設けたので、FET10a〜10dのオン時の立上り時
間を短くし、且つ非飽和動作を防止することができる。
(3) Since the circuit including the pnp transistor 39 and the diode 44 is provided, it is possible to shorten the rise time when the FETs 10a to 10d are turned on and to prevent the unsaturated operation.

(4) コンパレータ26にトリガパルスを与えるので、
コンパレータ26の出力が入力の振動によつて反転しな
い。
(4) Since a trigger pulse is given to the comparator 26,
The output of the comparator 26 does not reverse due to the input vibration.

〔別の実施例〕[Another embodiment]

第9図は本発明の別の実施例を示す。第9図におい
て、第1図と実質的に同一の箇所には同一の符号を付
し、これ等の説明を省略する。この実施例では巻線2a〜
2dに並列にツエナーダイオード51とダイオード52との直
列回路から成るエネルギー放出回路がそれぞれ並列接続
されている。これにより、巻線2c又は2aとダイオード52
とツエナーダイオード51とから成る閉回路でエネルギー
を放出することができる。
FIG. 9 shows another embodiment of the present invention. In FIG. 9, substantially the same portions as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In this embodiment, the windings 2a to
An energy emitting circuit composed of a series circuit of a Zener diode 51 and a diode 52 is connected in parallel to 2d. Thus, the winding 2c or 2a and the diode 52
The energy can be released in a closed circuit including the power supply and the Zener diode 51.

〔変形例〕(Modification)

本発明は上述の実施例に限定されるものでなく、例え
ば次の変形が可能なものである。
The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible.

(1) 電流検出抵抗5a、5bに並列接続されたダイオー
ドD3、D4を省くことができる。
(1) The diodes D 3 and D 4 connected in parallel to the current detection resistors 5a and 5b can be omitted.

(2) FET10a〜10dがダイオード内蔵構造でない場合
には、ソースとドレインの間に外部的にダイオードを接
続してもよい。
(2) If the FETs 10a to 10d do not have a built-in diode structure, a diode may be externally connected between the source and the drain.

(3) 2相励磁方式に限ることなく、1−2相励磁方
式等の別の励磁方式を採用する場合にも適用可能であ
る。
(3) The present invention is not limited to the two-phase excitation method, and can be applied to a case where another excitation method such as a 1-2-phase excitation method is adopted.

(4) 第10図に示すように、エネルギー放出回路のツ
エナーダイオード51を2つの巻線2a、2cで共用してもよ
い。
(4) As shown in FIG. 10, the Zener diode 51 of the energy emitting circuit may be shared by the two windings 2a and 2c.

(5) 第11図に示すようにツエナーダイオード51とダ
イオード52とから成るエネルギー放出回路を、トランジ
スタ6aと巻線2a、2cとに対して並列に接続してもよい。
この場合にもツエナーダイオード51を第10図に示すよう
に共用してもよい。
(5) As shown in FIG. 11, an energy emitting circuit including a Zener diode 51 and a diode 52 may be connected in parallel to the transistor 6a and the windings 2a and 2c.
Also in this case, the Zener diode 51 may be shared as shown in FIG.

(6) 第9図、第10図、第11図のエネルギー放出回路
をダイオードのみで構成してもよい。又、コンデンサ、
抵抗等を第9図〜第11図に併用してエネルギー放出回路
を構成してもよい。又、巻線2a〜2dに並列にスイツチン
グ素子を接続し、これをオンにすることによつてエネル
ギーを迅速に放出するようにしてもよい。また、第9図
の回路ではダイオードD1、D2を省くことも可能である。
(6) The energy emission circuits shown in FIGS. 9, 10 and 11 may be constituted only by diodes. Also, capacitors,
9 to 11 may be used together to form an energy release circuit. Further, a switching element may be connected in parallel to the windings 2a to 2d, and the energy may be rapidly released by turning on the switching element. In the circuit shown in FIG. 9, the diodes D 1 and D 2 can be omitted.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の実施例に係わるステツピングモータの
回路図、 第2図はステツピングモータの固定子と回転子を示す第
3図のII−II線に相当する部分の断面図、 第3図は第2図のIII−III線に相当する部分の断面図、 第4図は第1図の制御回路を詳しく示す回路図、 第5図は第1図の各部の電圧波形図、 第6図は第4図の各部の波形図、 第7図はFETを示す断面図、 第8図は従来のステツピングモータを示す回路図、 第9図は本発明の別の実施例のステツピングモータを示
す回路図、 第10図及び第11図はエネルギー放出回路の変形例を示す
回路図である。 1……直流電源、2a〜2d……巻線、6a,6b……チヨツパ
用トランジスタ、10a,10b,10c,10d……FET、51……ツエ
ナーダイオード、52……ダイオード、D1〜D4……ダイオ
ード。
FIG. 1 is a circuit diagram of a stepping motor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of a portion corresponding to line II-II in FIG. 3 showing a stator and a rotor of the stepping motor, 3 is a sectional view of a portion corresponding to the line III-III in FIG. 2, FIG. 4 is a circuit diagram showing the control circuit in FIG. 1 in detail, FIG. 5 is a voltage waveform diagram of each part in FIG. 6 is a waveform diagram of each part of FIG. 4, FIG. 7 is a sectional view showing an FET, FIG. 8 is a circuit diagram showing a conventional stepping motor, and FIG. 9 is a stepping motor of another embodiment of the present invention. FIG. 10 and FIG. 11 are circuit diagrams showing a modified example of the energy release circuit. 1 ...... DC power source, 2 a to 2 d ...... winding, 6a, 6b ...... Chiyotsupa transistor, 10a, 10b, 10c, 10d ...... FET, 51 ...... Zener diodes, 52 ...... diodes, D 1 to D 4 ……diode.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】直流電源とグランドとの間に対の巻線が接
続され、前記対の巻線の一方と他方とは同一の磁極に巻
き回され、前記一方及び他方の巻線にそれぞれ直列にス
イッチング素子が接続され、前記スイッチング素子とグ
ランドとの間に電流検出抵抗が接続され、前記一方及び
他方のスイッチング素子を所定の励磁方式に従って時間
をずらしてオンにするための励磁制御回路が設けられて
いるバイファイラ巻ステッピングモータにおいて、 前記スイッチング素子が電界効果トランジスタから成
り、 前記電界効果トランジスタのソースが前記電流検出抵抗
に接続され、 前記電界効果トランジスタのソースとドレインとの間に
内蔵又は外部のダイオードが接続され、 前記巻線に逆方向電流を流すことを可能にするために前
記電界効果トランジスタに直列に逆流阻止用ダイオード
が接続されておらず、 前記励磁制御回路と前記電界効果トランジスタのゲート
との間に駆動回路が接続され、 前記駆動回路は抵抗とバイポーラトランジスタとを含
み、 前記バイポーラトランジスタのエミッタはグランドに接
続され、このコレクタは前記電界効果トランジスタのゲ
ートに接続され、 前記抵抗は前記電界効果トランジスタにゲート・ソース
間電圧を供給するための電源端子と前記電界効果トラン
ジスタのゲートとの間に接続され、 前記励磁制御回路と前記バイポーラトランジスタのベー
スとの間に、前記電界効果トランジスタをオンする時に
前記バイポーラトランジスタをオフに制御し、且つ前記
電界効果トランジスタをオフする時に前記バイポーラト
ランジスタをオンに制御する回路が設けられていること
を特徴とするステッピングモータ。
A pair of windings are connected between a DC power supply and a ground, and one and the other of the pair of windings are wound around the same magnetic pole, and are serially connected to the one and the other windings, respectively. A switching element is connected to the switching element; a current detection resistor is connected between the switching element and the ground; and an excitation control circuit for turning on the one and the other switching elements at a staggered time according to a predetermined excitation method is provided. In the bifilar winding stepping motor, wherein the switching element comprises a field effect transistor, a source of the field effect transistor is connected to the current detection resistor, and a built-in or an external between the source and the drain of the field effect transistor A diode is connected and the field effect transistor is connected to allow a reverse current to flow through the winding. A reverse current blocking diode is not connected in series with the star; a drive circuit is connected between the excitation control circuit and the gate of the field effect transistor; the drive circuit includes a resistor and a bipolar transistor; The emitter of the transistor is connected to ground, the collector is connected to the gate of the field-effect transistor, and the resistor is connected to a power supply terminal for supplying a gate-source voltage to the field-effect transistor, and the gate of the field-effect transistor. Connected between the excitation control circuit and the base of the bipolar transistor, the bipolar transistor being turned off when the field effect transistor is turned on, and the bipolar transistor being turned off when the field effect transistor is turned off. The circuit that turns on the A stepping motor, characterized by being kicked.
【請求項2】前記駆動回路は、 更に、別のバイポーラトランジスタとこの別のバイポー
ラトランジスタの逆流阻止用ダイオードとを含み、 前記別のバイポーラトランジスタは前記抵抗に前記別の
バイポーラトランジスタの逆流阻止用ダイオードを介し
て並列に接続され、 前記電界効果トランジスタをオンにする時に前記別のバ
イポーラトランジスタをオフに制御する回路が設けられ
ていることを特徴とする請求項1記載のステッピングモ
ータ。
2. The driving circuit according to claim 1, further comprising another bipolar transistor and a reverse current blocking diode of said another bipolar transistor, wherein said another bipolar transistor is connected to said resistor by a reverse current blocking diode of said another bipolar transistor. 2. The stepping motor according to claim 1, further comprising: a circuit connected in parallel via the second transistor to control turning off the another bipolar transistor when the field effect transistor is turned on.
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