JP2809538B2 - Non-volatile memory device - Google Patents
Non-volatile memory deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、不揮発性メモリ装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device.
【０００２】[0002]
【従来の技術】従来、分極ヒステリシス特性を有する強
誘電体膜は、電源をＯＦＦにしても分極電荷が残るた
め、不揮発性メモリ装置のキャパシタの誘電体に適用で
きることが知られている。この不揮発性メモリ装置は、
図５（ａ）及び（ｂ）に示すようにシリコン基板２１の
上に、１つのビット線２４に対して４つのワード線２２
が配置され、ワード線間の２つの領域に、それぞれ基板
とコンタクトプラグでコンタクトが形成され、コンタク
トプラグが蓄積電極２７に接続され、この上に強誘電体
のＰＺＴ膜とセルプレート２９を順に積層してメモリセ
ルが構成されている。すなわちこの不揮発性メモリ装置
は、図５（ｃ）に示すように２つのトランジスタに対し
て１つのキャパシタでメモリセルが構成されている。2. Description of the Related Art Hitherto, it has been known that a ferroelectric film having a polarization hysteresis characteristic can be applied to a dielectric of a capacitor of a nonvolatile memory device because a polarization charge remains even when a power supply is turned off. This non-volatile memory device
As shown in FIGS. 5A and 5B, four word lines 22 are provided for one bit line 24 on a silicon substrate 21.
And a contact is formed by a substrate and a contact plug respectively in two regions between word lines, the contact plug is connected to the storage electrode 27, and a ferroelectric PZT film and a cell plate 29 are sequentially laminated thereon. Thus, a memory cell is configured. That is, in this nonvolatile memory device, as shown in FIG. 5C, a memory cell is constituted by one capacitor for two transistors.
【０００３】[0003]
【発明が解決しようとする課題】上記従来の不揮発性メ
モリ装置は、セルサイズが約３．７μｍ2 であり、セル
サイズをより縮小して集積度を上げることが望まれてい
る。この発明は、このような状況に鑑みてなされたもの
であって、セルサイズの縮小された集積度の高い不揮発
性メモリ装置を提供しようとするものである。The above-mentioned conventional nonvolatile memory device has a cell size of about 3.7 μm 2 , and it is desired to further reduce the cell size and increase the degree of integration. The present invention has been made in view of such circumstances, and has as its object to provide a highly integrated nonvolatile memory device with a reduced cell size.
【０００４】[0004]
【課題を解決するための手段】この発明によれば、半導
体基板に形成されたスイッチングトランジスタと、該ス
イッチングトランジスタのドレイン領域をソース領域と
して形成され、ゲートとドレイン領域とが電気的に接続
された負荷トランジスタと、該負荷トランジスタのドレ
イン領域に接続されたコンタクトプラグを介して蓄積電
極、強誘電体膜及びセルプレートを順に積層して形成さ
れたキャパシタとを有することを特徴とする不揮発性メ
モリ装置が提供される。According to the present invention, a switching transistor formed on a semiconductor substrate and the switching transistor are provided.
The drain region of the switching transistor is called the source region.
The gate and the drain region are electrically connected
And a capacitor formed by sequentially stacking a storage electrode, a ferroelectric film, and a cell plate via a contact plug connected to a drain region of the load transistor. A non-volatile memory device is provided.
【０００５】この発明の不揮発性メモリ装置は、図２
（ｇ）で示すような配線のメモリセルからなる。このメ
モリセルは、２ビットで１個の負荷トランジスタが用い
られる。この負荷トランジスタは、待機時において、キ
ャパシター部の分極反転を防止するためのものであっ
て、蓄積電極側の電位を固定するように、通常１０ＭΩ
〜１ＧΩの抵抗となるように形成して用いられる。[0005] The nonvolatile memory device according to the present invention is shown in FIG.
It consists of memory cells with wiring as shown in (g). In this memory cell, one load transistor is used for two bits. This load transistor is for preventing polarization reversal of the capacitor portion during standby, and is usually 10 MΩ so as to fix the potential on the storage electrode side.
It is formed and used so as to have a resistance of about 1 GΩ.
【０００６】また負荷トランジスタは、スイッチングト
ランジスタのドレイン領域をソースとして、ゲート及び
ゲートと電気的に接続されたドレインとからなり、例え
ば図３（ｃ）に示すように半導体基板１の中に形成され
たドレイン１’とゲート電極２’とが配線層１７によっ
て接続して形成される。上記キャパシタは、情報を記憶
するためのものであって、電荷の蓄積又は非蓄積を２ビ
ットの情報に対応させて用いられる。The load transistor has a drain region of the switching transistor as a source, a gate, and a drain electrically connected to the gate. For example, the load transistor is formed in the semiconductor substrate 1 as shown in FIG. The drain 1 ′ and the gate electrode 2 ′ are connected by the wiring layer 17 and formed. The capacitor is for storing information, and is used for storing or not storing electric charges in accordance with 2-bit information.
【０００７】またこのキャパシタは、上記ドレイン領域
上にコンタクトプラグを介して蓄積電極、強誘電体膜及
びセルプレートを順に積層して形成することができる。
蓄積電極は、例えばＰｔ膜／Ｔｉ膜の積層膜、酸化ルテ
ニウム（ＲｕＯ2）膜等で形成するのが好ましい。強誘
電体膜は、例えばＰＺＴ膜、ＰＬＺＴ等で形成するのが
好ましい。セルプレートは、蓄積電極と同様の膜で形成
することができる。The capacitor can be formed by sequentially stacking a storage electrode, a ferroelectric film and a cell plate on the drain region via a contact plug.
The storage electrode is preferably formed of, for example, a laminated film of a Pt film / Ti film, a ruthenium oxide (RuO 2 ) film, or the like. The ferroelectric film is preferably formed of, for example, a PZT film, PLZT, or the like. The cell plate can be formed of the same film as the storage electrode.
【０００８】次にこの発明の不揮発性メモリ装置の動作
について図面を用いて説明する。図４に示すように、書
き込み時にビット電位をＶcc又は０Ｖに固定する事によ
り、強誘電体膜を逆方向に分極させる。待機（Stand b
y）時であるが、負荷トランジスターのＶｔｈが１Ｖ程
度であるため、蓄積電極の電位は約２Ｖに固定される。
（Ｖcc＝３〜３．３Ｖ）このため、待機時における分極
反転は防止できる。Next, the operation of the nonvolatile memory device according to the present invention will be described with reference to the drawings. As shown in FIG. 4, by fixing the bit potential to Vcc or 0 V at the time of writing, the ferroelectric film is polarized in the opposite direction. Standby (Stand b
At time y), the potential of the storage electrode is fixed at about 2 V because Vth of the load transistor is about 1 V.
(V cc = 3 to 3.3 V) For this reason, polarization inversion during standby can be prevented.
【０００９】次に、読み出し動作であるが、ビット線の
電位をＶccに固定する事により、データ“０”の膜が分
極反転し、データを検知できる。Next, in the read operation, by fixing the potential of the bit line to Vcc , the polarization of the film of data "0" is inverted, and the data can be detected.
【００１０】[0010]
【作用】負荷トランジスタが、スイッチングトランジス
タに比べて小さく配置される。The load transistor is arranged smaller than the switching transistor.
【００１１】[0011]
【実施例】この発明の実施例を図面を用いて説明する。
図１（ａ）に示すようにシリコン基板上１に、所定パタ
ーンのワード線２とそれらを被覆する絶縁膜３を形成す
る。次に図１（ｂ）に示すように、この上に膜厚５００
〜１０００ÅのＮＳＧ（ノンド‐プトシリケートガラ
ス）膜４を形成し、所定のビット線を形成する領域をエ
ッチングしてビットコンタクト部５を形成する。An embodiment of the present invention will be described with reference to the drawings.
As shown in FIG. 1A, a predetermined pattern of word lines 2 and an insulating film 3 covering them are formed on a silicon substrate 1. Next, as shown in FIG.
An NSG (non-doped silicate glass) film 4 of about 1000 ° is formed, and a region for forming a predetermined bit line is etched to form a bit contact portion 5.
【００１２】次に図１（ｃ）に示すように、ｎ+ポリシ
リコン（ｎ+-Poly Si）層６とタングステンシリケート
（ＷＳｉｘ）層７を積層しパターン化してビット線８を
形成する。次に図１（ｄ）に示すようにワード線のサイ
ドウォール９とビット線のサイドウォール１０を公知の
方法によって形成する。Next, as shown in FIG. 1C, a bit line 8 is formed by laminating and patterning an n + polysilicon (n + -Poly Si) layer 6 and a tungsten silicate (WSix) layer 7. Next, as shown in FIG. 1D, a sidewall 9 of a word line and a sidewall 10 of a bit line are formed by a known method.
【００１３】次に図１（ｅ）に示すようにポリシリコン
又は高融点金属シリサイド膜のコンタクトパッド１１を
形成し、この上にＢＰＳＧ（ボロンホスホラスシリケー
トガラス）膜１２を形成し、加熱してリフローを行うセ
ル内を平坦化する。次に、トランジスターのソース領域
にコンタクトホールを開ける。この時、セルサイズの縮
小化のためセルフアラインコンタクトを用いる。Ｗ又は
ｎ+-Pohy Si 膜でプラグ１３を形成する。Next, as shown in FIG. 1 (e), a contact pad 11 of polysilicon or a high melting point metal silicide film is formed, and a BPSG (boron phosphorous silicate glass) film 12 is formed thereon, followed by heating. The inside of the cell to be reflowed is flattened. Next, a contact hole is opened in the source region of the transistor. At this time, a self-aligned contact is used to reduce the cell size. The plug 13 is formed of a W or n + -Pohy Si film.
【００１４】次に図２（ｆ）に示すようにＰｔ／Ｔｉ蓄
積電極１４を形成し、この上にＰＺＴ膜１５を堆積し、
Ｐｔ／Ｔｉ膜セルプレートを１６を作成し図２（ｇ）で
示されるセルからなる不揮発性メモリ装置を製造した。
得られた不揮発性メモリ装置のセルサイズは、３．３３
μｍ2 であり、従来のセルサイズ（３．６８μｍ2）の
８０〜９０％に縮小できることが確認された。Next, as shown in FIG. 2F, a Pt / Ti storage electrode 14 is formed, and a PZT film 15 is deposited thereon.
A Pt / Ti film cell plate 16 was prepared to manufacture a non-volatile memory device including the cells shown in FIG.
The cell size of the obtained nonvolatile memory device is 3.33.
μm 2 , and it was confirmed that the cell size could be reduced to 80 to 90% of the conventional cell size (3.68 μm 2 ).
【００１５】[0015]
【発明の効果】この発明によれば、セルサイズの８０〜
９０％に縮小された不揮発性メモリ装置を提供すること
ができる。この不揮発性メモリは、高集積化することが
できる。According to the present invention, the cell size of 80 to
A non-volatile memory device reduced to 90% can be provided. This nonvolatile memory can be highly integrated.
【図１】この発明の実施例で作製した不揮発性メモリ装
置の製造工程の説明図である。FIG. 1 is an explanatory diagram of a manufacturing process of a nonvolatile memory device manufactured according to an embodiment of the present invention.
【図２】同じく不揮発性メモリ装置の説明図である。FIG. 2 is an explanatory diagram of a nonvolatile memory device.
【図３】同じく不揮発性メモリ装置の説明図である。FIG. 3 is an explanatory diagram of a nonvolatile memory device.
【図４】同じく不揮発性メモリ装置の動作の説明図であ
る。FIG. 4 is an explanatory diagram of the operation of the nonvolatile memory device.
【図５】従来の不揮発性メモリ装置の説明図である。FIG. 5 is an explanatory diagram of a conventional nonvolatile memory device.
１ 半導体基板 ２ ワード線 ３ 絶縁膜 ４ ＮＳＧ膜 ５ ビットコンタクト部 ６ ｎ+ポリシリコン膜 ７ タングステンシリケート層 ８ ビット線 ９ サイドウォール １０ サイドウォール １１ コンタクトパッド １２ ＢＰＳＧ膜 １３ プラグ １４ 蓄積電極 １５ ＰＺＴ膜 １６ セルプレートDESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Word line 3 Insulating film 4 NSG film 5 Bit contact part 6 n + polysilicon film 7 Tungsten silicate layer 8 Bit line 9 Side wall 10 Side wall 11 Contact pad 12 BPSG film 13 Plug 14 Storage electrode 15 PZT film 16 Cell plate
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−208978（ＪＰ，Ａ) 特開 平３−218680（ＪＰ，Ａ) 特開 平４−357869（ＪＰ，Ａ) 特開 平５−67792（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-2-208978 (JP, A) JP-A-3-218680 (JP, A) JP-A-4-357869 (JP, A) JP-A-5-205 67792 (JP, A) (58) Field surveyed (Int. Cl. 6 , DB name) H01L 21/8247 H01L 29/788 H01L 29/792
Claims (1)
ランジスタと、該スイッチングトランジスタのドレイン領域をソース領
域として形成され、ゲートとドレイン領域とが電気的に
接続された負荷トランジスタと、 該負荷トランジスタの ドレイン領域に接続されたコンタ
クトプラグを介して蓄積電極、強誘電体膜及びセルプレ
ートを順に積層して形成されたキャパシタとを有するこ
とを特徴とする不揮発性メモリ装置。A switching transistor formed on a semiconductor substrate, and a drain region of the switching transistor is connected to a source region.
Region and the gate and drain regions are electrically
This has a connected load transistor, and a capacitor storage electrode through the connected contact plugs to the drain region, the ferroelectric film and the cell plate is formed by laminating in this order of the load transistor
And a non-volatile memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007523A JP2809538B2 (en) | 1992-01-20 | 1992-01-20 | Non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007523A JP2809538B2 (en) | 1992-01-20 | 1992-01-20 | Non-volatile memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198818A JPH05198818A (en) | 1993-08-06 |
| JP2809538B2 true JP2809538B2 (en) | 1998-10-08 |
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ID=11668137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP4600836B2 (en) * | 2006-08-09 | 2010-12-22 | エルピーダメモリ株式会社 | Manufacturing method of semiconductor memory device |
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1992
- 1992-01-20 JP JP4007523A patent/JP2809538B2/en not_active Expired - Fee Related
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| JPH05198818A (en) | 1993-08-06 |
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