JP2807810B2 - ファジィ制御型位相同期回路、およびそれを制御するための方法 - Google Patents
ファジィ制御型位相同期回路、およびそれを制御するための方法Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Feedback Control In General (AREA)
Description
【0001】
【発明の背景】この発明はファジィ制御を備えた位相同
期ループ(PLL)に関する。
期ループ(PLL)に関する。
【0002】
【関連技術の説明】知られているように、位相同期ルー
プ(PLL)は入力信号の位相を局所的に発生された信
号の位相と一致させ、これに追従することを可能にする
電子システムである。
プ(PLL)は入力信号の位相を局所的に発生された信
号の位相と一致させ、これに追従することを可能にする
電子システムである。
【0003】この機能を与えるのに、入力信号の位相の
変動と、したがってその周波数の変動とに適合する特定
の負帰還構成で接続されるローパスフィルタ、位相比較
器、および電圧制御発振器(VCO)等の単純な回路が
用いられている。
変動と、したがってその周波数の変動とに適合する特定
の負帰還構成で接続されるローパスフィルタ、位相比較
器、および電圧制御発振器(VCO)等の単純な回路が
用いられている。
【0004】従来のPLLの構造が図8に示される。従
来のPLLは本質的には、位相比較器2と、電圧制御発
振器4とローパスフィルタ3とからなる。
来のPLLは本質的には、位相比較器2と、電圧制御発
振器4とローパスフィルタ3とからなる。
【0005】位相比較器2の目的は、電圧制御発振器4
によってPLL内部で発生された出力信号yと入力信号
xとの位相差に関する情報を提供することである。
によってPLL内部で発生された出力信号yと入力信号
xとの位相差に関する情報を提供することである。
【0006】位相比較器2の伝達曲線の典型例が図9に
示される。位相比較器2の第1の基本的特性は、位相比
較器の入力と出力とに関連する基準hの周期的性質、す
なわちz=h(Δφ)であり、ここでzは比較器2の出
力信号であり、Δφは2つの入力信号xとyとの位相差
である。
示される。位相比較器2の第1の基本的特性は、位相比
較器の入力と出力とに関連する基準hの周期的性質、す
なわちz=h(Δφ)であり、ここでzは比較器2の出
力信号であり、Δφは2つの入力信号xとyとの位相差
である。
【0007】位相比較器の第2の基本的特性は、各期間
内のhの非線形性である。電圧制御発振器4は、出力信
号y(t)を発生する役割を果たし、これが位相比較器
2の入力に与えられる。発振器4の周波数は単一入力電
圧によって駆動される。フィルタ3から生ずる入力信号
の値と発振器4の出力周波数との関係は非線形であり得
ることに注目されたい。
内のhの非線形性である。電圧制御発振器4は、出力信
号y(t)を発生する役割を果たし、これが位相比較器
2の入力に与えられる。発振器4の周波数は単一入力電
圧によって駆動される。フィルタ3から生ずる入力信号
の値と発振器4の出力周波数との関係は非線形であり得
ることに注目されたい。
【0008】ローパスフィルタ3は、帰還ループを閉
じ、PLLの静および動特性を永久的に設定する基本的
目的を有する。PLLの動作は実際に、使用するフィル
タのタイプおよび次数に主に依存する。
じ、PLLの静および動特性を永久的に設定する基本的
目的を有する。PLLの動作は実際に、使用するフィル
タのタイプおよび次数に主に依存する。
【0009】参照番号1で示される従来のロック回路の
簡略化されたレイアウトが図7に示される。PLL1へ
の典型的な入力波形は以下の関数(1)によって与えら
れ、典型的な出力波形は以下の関数(2)によって与え
られる。
簡略化されたレイアウトが図7に示される。PLL1へ
の典型的な入力波形は以下の関数(1)によって与えら
れ、典型的な出力波形は以下の関数(2)によって与え
られる。
【0010】
【数1】
【0011】従来のPLL回路の目的は、2つの信号の
位相および/または周波数を平均化することである。
位相および/または周波数を平均化することである。
【0012】2つの信号の初期周波数差に従って、異な
る状況が生じ得る。 |wf −wg |>ΔwL (ここでΔwL はPLLのロッ
ク範囲である)であれば、回路は徐々にロックする傾向
にあり、サイクルを飛ばす。この状況は一般に過度に長
くなる欠点を有する。ループが収束しなければ、この状
況は無限に長くなってしまう。したがって、通常の動作
条件においてこの状態を完全に避けなくてはならない。
る状況が生じ得る。 |wf −wg |>ΔwL (ここでΔwL はPLLのロッ
ク範囲である)であれば、回路は徐々にロックする傾向
にあり、サイクルを飛ばす。この状況は一般に過度に長
くなる欠点を有する。ループが収束しなければ、この状
況は無限に長くなってしまう。したがって、通常の動作
条件においてこの状態を完全に避けなくてはならない。
【0013】しかしながら、|wf −wg |<ΔwL で
あれば、PLL回路の出力信号は入力信号の位相および
/または周波数の変動に正しく追従する。これが最適な
動作条件である。
あれば、PLL回路の出力信号は入力信号の位相および
/または周波数の変動に正しく追従する。これが最適な
動作条件である。
【0014】このような位相同期回路の特定のファクタ
は、そのロックイン範囲、すなわちPLLが入力信号の
いかなる位相および/または周波数変動をも追従するよ
うに正しく動作する周波数範囲である。通常、この範囲
ができるだけ広いことが望ましい。
は、そのロックイン範囲、すなわちPLLが入力信号の
いかなる位相および/または周波数変動をも追従するよ
うに正しく動作する周波数範囲である。通常、この範囲
ができるだけ広いことが望ましい。
【0015】この点から、この範囲をできるだけ広く保
つ必要があることが明らかである。ロックイン範囲をで
きるだけ広くする目標は、PLLの他の重要なファクタ
に関する問題を伴うおそれがある。特に重大な問題は、
雑音に関する位相同期ループの動作である。
つ必要があることが明らかである。ロックイン範囲をで
きるだけ広くする目標は、PLLの他の重要なファクタ
に関する問題を伴うおそれがある。特に重大な問題は、
雑音に関する位相同期ループの動作である。
【0016】本発明のある目的は、既知の位相同期ルー
プ回路と比較してそのロックイン範囲を大きく拡げる、
ファジィ制御を備えた位相同期回路を提供することであ
る。
プ回路と比較してそのロックイン範囲を大きく拡げる、
ファジィ制御を備えた位相同期回路を提供することであ
る。
【0017】本発明の別の目的は、使用する位相比較器
のタイプに依存しない制御を可能にする回路を提供する
ことである。
のタイプに依存しない制御を可能にする回路を提供する
ことである。
【0018】本発明のさらに別の目的は、既知の回路に
関してロック時間を削減できる回路を提供することであ
る。
関してロック時間を削減できる回路を提供することであ
る。
【0019】本発明のさらに別の目的は、信頼性が高
く、比較的製造が容易であり、低コストの回路を提供す
ることである。
く、比較的製造が容易であり、低コストの回路を提供す
ることである。
【0020】
【発明の概要】これらのおよび他の目的および利点は、
出力がローパスフィルタに接続される位相比較器を含
み、ローパスフィルタが電圧制御発振器を駆動するのに
適切である、ファジィ論理制御を備えた位相同期回路を
提供することによって達成される。位相比較器は、発振
器によって発生された信号と入力信号との位相差を表わ
す信号を発生するのに適している。発振器はさらに、位
相差を表わす信号を受取るファジィ論理制御によって駆
動される。
出力がローパスフィルタに接続される位相比較器を含
み、ローパスフィルタが電圧制御発振器を駆動するのに
適切である、ファジィ論理制御を備えた位相同期回路を
提供することによって達成される。位相比較器は、発振
器によって発生された信号と入力信号との位相差を表わ
す信号を発生するのに適している。発振器はさらに、位
相差を表わす信号を受取るファジィ論理制御によって駆
動される。
【0021】本発明のさらなる特徴および利点は、添付
の図面に非制限的な例として示される、好ましいがこれ
に限られるわけではない実施例の説明から明らかになる
であろう。
の図面に非制限的な例として示される、好ましいがこれ
に限られるわけではない実施例の説明から明らかになる
であろう。
【0022】
【詳細な説明】本発明の進歩的な概念をよりよく説明す
るために、本発明に従う回路およびプロセスで用いられ
るようなファジィ論理制御の入門的な原理を以下に説明
する。
るために、本発明に従う回路およびプロセスで用いられ
るようなファジィ論理制御の入門的な原理を以下に説明
する。
【0023】古典的な論理と比較すると、ファジィ論理
は、人間の頭では典型的な思考方法をモデルとし、不確
か、かつ不正確な環境で機械が合理的判断を行なうこと
を可能にしようとするものである。
は、人間の頭では典型的な思考方法をモデルとし、不確
か、かつ不正確な環境で機械が合理的判断を行なうこと
を可能にしようとするものである。
【0024】ファジィ論理は厳密ではない事実を処理す
るための1組のルールを与える。これらの規則は言語方
法の意味論を用いて表わされる。
るための1組のルールを与える。これらの規則は言語方
法の意味論を用いて表わされる。
【0025】ファジィ論理の基本的概念は言語変数とフ
ァジィ集合であり、後者はメンバシップ関数によって特
徴付けられる。
ァジィ集合であり、後者はメンバシップ関数によって特
徴付けられる。
【0026】ファジィ論理は現実の言語記述を用いて動
作する。すなわち、問題が厳密に(数学的モデルを用い
た場合のように)特徴付けられるのではなく、アルゴリ
ズムの言語記述によって与えられる。言語変数として知
られる特定の種類の変数が、言語記述ステップの間に利
用可能となる情報を表わすのに用いられる。言語変数
は、これらに割当られ得る値のタイプに基づいて特徴付
けられる。値のタイプは、何らかの自然言語または人工
言語における語または文を含み得る。
作する。すなわち、問題が厳密に(数学的モデルを用い
た場合のように)特徴付けられるのではなく、アルゴリ
ズムの言語記述によって与えられる。言語変数として知
られる特定の種類の変数が、言語記述ステップの間に利
用可能となる情報を表わすのに用いられる。言語変数
は、これらに割当られ得る値のタイプに基づいて特徴付
けられる。値のタイプは、何らかの自然言語または人工
言語における語または文を含み得る。
【0027】したがって、言語変数は、問題をモデル化
するのに用いられる文の意味論的な意味を含む。統語論
的にいえば、選択された変数に依存する値の組が各言語
変数について見出される。この組は用いられる文脈に従
って異なる意味を取り得る。
するのに用いられる文の意味論的な意味を含む。統語論
的にいえば、選択された変数に依存する値の組が各言語
変数について見出される。この組は用いられる文脈に従
って異なる意味を取り得る。
【0028】言語変数の各々について、言語変数が取り
得るすべての値を要約する表を与えることができる。こ
れらの値は一般に、変数を表わす主要語またはその反対
語に適切な修飾語を付けることによって得られる。以下
の表がこの考えを表わしている。
得るすべての値を要約する表を与えることができる。こ
れらの値は一般に、変数を表わす主要語またはその反対
語に適切な修飾語を付けることによって得られる。以下
の表がこの考えを表わしている。
【0029】
【表1】
【0030】ファジィ集合および関連のメンバシップ関
数は、上の言語変数と密に関連する。言語変数に割当ら
れる各値は、実際にファジィ集合によって表わされる。
数は、上の言語変数と密に関連する。言語変数に割当ら
れる各値は、実際にファジィ集合によって表わされる。
【0031】ファジィ集合は、言語変数の特定の値を定
義領域(議論の領域)に結び付ける可能性の分布として
考えられる。ファジィ集合がチャートにプロットされる
と、メンバシップ(または真)の程度が縦座標にプロッ
トされ、議論の領域、すなわちファジィ変数の定義領域
(この場合、温度およびその関連のファジィ集合)が横
座標にプロットされる。
義領域(議論の領域)に結び付ける可能性の分布として
考えられる。ファジィ集合がチャートにプロットされる
と、メンバシップ(または真)の程度が縦座標にプロッ
トされ、議論の領域、すなわちファジィ変数の定義領域
(この場合、温度およびその関連のファジィ集合)が横
座標にプロットされる。
【0032】この領域は連続した空間{x}または離散
的表現{x1…x2}であり得る。たとえば、Xが温度
であれば、{x}はその可変範囲(変域)を表わし、
{x1…x2}はそれを特徴付ける離散的値を表わす。
的表現{x1…x2}であり得る。たとえば、Xが温度
であれば、{x}はその可変範囲(変域)を表わし、
{x1…x2}はそれを特徴付ける離散的値を表わす。
【0033】メンバシップ関数μ(x)は、言語変数の
特徴である議論の領域内のファジィ集合を識別し、所与
の値のメンバシップ度を定義領域(議論の領域)の各点
についてのファジィ集合と関連付け、したがって区間
[0,1]で議論の領域をマッピングする関数である。
特徴である議論の領域内のファジィ集合を識別し、所与
の値のメンバシップ度を定義領域(議論の領域)の各点
についてのファジィ集合と関連付け、したがって区間
[0,1]で議論の領域をマッピングする関数である。
【0034】メンバシップ値μ(x)=0は、点xが、
関数μによって識別される考慮中のファジィ集合のメン
バではないことを示し、メンバシップ値μ(x)=1
は、値xが確実にファジィ集合のメンバであることを示
している。
関数μによって識別される考慮中のファジィ集合のメン
バではないことを示し、メンバシップ値μ(x)=1
は、値xが確実にファジィ集合のメンバであることを示
している。
【0035】メンバシップ関数は、ファジィ解析が行な
われるものである。この解析は、メンバシップ関数によ
って表わされる集合に対する適切な演算によって行なわ
れる。
われるものである。この解析は、メンバシップ関数によ
って表わされる集合に対する適切な演算によって行なわ
れる。
【0036】言語変数のすべてのファジィ集合の集まり
は「項集合」として知られる。図1は先に挙げた定義を
要約するものである。図示を簡潔にするために、図1
は、任意の線形または非線形関数によって一般に表わさ
れ得る三角形型メンバシップ関数μcold、μmediumおよ
びμwarmをプロットする。
は「項集合」として知られる。図1は先に挙げた定義を
要約するものである。図示を簡潔にするために、図1
は、任意の線形または非線形関数によって一般に表わさ
れ得る三角形型メンバシップ関数μcold、μmediumおよ
びμwarmをプロットする。
【0037】特定の計算モデルの採用は、装置の性能に
影響を及ぼすファクタの1つである。しかしながら、本
発明に従う位相同期回路のファジィ制御プロセスは、い
かなるファジィ計算モデルででも実現され得る。これら
の計算モデルの例を以下に説明する。
影響を及ぼすファクタの1つである。しかしながら、本
発明に従う位相同期回路のファジィ制御プロセスは、い
かなるファジィ計算モデルででも実現され得る。これら
の計算モデルの例を以下に説明する。
【0038】ハイレベルにおいて、ファジィプログラム
はIF−THENタイプのルールの組である。以下の例
は2つの入力(AおよびB)と2つの出力(Cおよび
D)を有する3つのルールの組を示す。種々の項A1、
A2…D3は、メンバシップ関数の形態で専門家等から
得られたシステムの知識を表わす。
はIF−THENタイプのルールの組である。以下の例
は2つの入力(AおよびB)と2つの出力(Cおよび
D)を有する3つのルールの組を示す。種々の項A1、
A2…D3は、メンバシップ関数の形態で専門家等から
得られたシステムの知識を表わす。
【0039】 ルール1:IF[(A=A1)] AND (B=B1)] THEN [(C1=C1 ) AND (D1=D1 )] ルール2:IF[(A=A2)] AND (B=B2)] THEN [(C2=C2 ) AND (D2=D2 )] ルール3:IF[(A=A3)] AND (B=B3)] THEN [(C3=C3 ) AND (D3=D3 )] 各ルールのTHENに先立つ部分は、一般に「左部」ま
たは「前件部」と称され、THENに続く部分は、「後
件部」または「右部」と称する。
たは「前件部」と称され、THENに続く部分は、「後
件部」または「右部」と称する。
【0040】適切にファジィ化される、すなわちメンバ
シップ関数に変換された後、入力AおよびBはルールに
送られて、制御装置のメモリに記憶された前提(IFの
部分)と比較される。複数のルールが、単に、各ルール
の結果であるメンバシップ関数に対するファジィ合併演
算によって組合される。
シップ関数に変換された後、入力AおよびBはルールに
送られて、制御装置のメモリに記憶された前提(IFの
部分)と比較される。複数のルールが、単に、各ルール
の結果であるメンバシップ関数に対するファジィ合併演
算によって組合される。
【0041】概念的には、記憶されたルールのメンバシ
ップ関数と入力の平均化がよりよく行なわれるほど、計
算全体に対するこのルールの影響が大きくなる。
ップ関数と入力の平均化がよりよく行なわれるほど、計
算全体に対するこのルールの影響が大きくなる。
【0042】この平均化を判断するために、特に指標と
なる値を識別する重み関数が決定される。これらの重み
関数のうちの1つは、入力命題(A1,B1)が記憶さ
れた前提(A,B)に一致する程度を示す関数αであ
る。上述の例のルールでは、関数αは以下のように表わ
される。
なる値を識別する重み関数が決定される。これらの重み
関数のうちの1つは、入力命題(A1,B1)が記憶さ
れた前提(A,B)に一致する程度を示す関数αであ
る。上述の例のルールでは、関数αは以下のように表わ
される。
【0043】
【数2】
【0044】第2の重み関数はΩi であり、ルールのI
F部分の「一般的な類似度」を示す。上述の例について
は、関数Ωi は、Ωi =MIN(αi A、αi B、…)
として計算され、ここでiはルールの番号に等しく、ま
た括弧内には各ルールの前提(IF部分)と同じ数の項
が存在する。上述のメンバシップ関数の代替例として、
個々のメンバシップ値の積に等しい重み関数が通常用い
られる。
F部分の「一般的な類似度」を示す。上述の例について
は、関数Ωi は、Ωi =MIN(αi A、αi B、…)
として計算され、ここでiはルールの番号に等しく、ま
た括弧内には各ルールの前提(IF部分)と同じ数の項
が存在する。上述のメンバシップ関数の代替例として、
個々のメンバシップ値の積に等しい重み関数が通常用い
られる。
【0045】Ωi =αi A×αi B 実用においてはファジィ推論の前件部の活性値を規定す
るこれらの値は、次に後件部(すなわち右部)の活性値
を計算するのに用いられる。
るこれらの値は、次に後件部(すなわち右部)の活性値
を計算するのに用いられる。
【0046】この主題に関する限り、一般に、2つの異
なる推論法、MAX/DOTおよびMAX/MINが考
慮される。本質的に、いずれの方法とも、前件部によっ
て与えられたしきい値によって後件部のメンバシップ関
数を変更することによって作用する。
なる推論法、MAX/DOTおよびMAX/MINが考
慮される。本質的に、いずれの方法とも、前件部によっ
て与えられたしきい値によって後件部のメンバシップ関
数を変更することによって作用する。
【0047】MAX/MIN方法は、図2に示される態
様で後件部に関するメンバシップ関数をクリップするこ
とによって作用する。図2のファジィ推論のルールは以
下のとおりである。
様で後件部に関するメンバシップ関数をクリップするこ
とによって作用する。図2のファジィ推論のルールは以
下のとおりである。
【0048】アルファがローかつデルタがハイのとき、
ガンマは中位である。入力における値「アルファ」およ
び「デルタ」に関しては、出力「ガンマ」のメンバシッ
プ関数がそれでクリップされる関連の下側(しきい値)
メンバシップ値を用いる。実用において、出力における
メンバシップ関数はしきい値よりも高い値は有さない。
ガンマは中位である。入力における値「アルファ」およ
び「デルタ」に関しては、出力「ガンマ」のメンバシッ
プ関数がそれでクリップされる関連の下側(しきい値)
メンバシップ値を用いる。実用において、出力における
メンバシップ関数はしきい値よりも高い値は有さない。
【0049】MAX/DOT方法は、その代わりに右部
(後件部)のメンバシップ関数を変更するように作用
し、できるだけその原型を維持しながら出力のメンバシ
ップ関数が「圧縮される」ようにする。上と同じルール
のためのMAX/DOT方法は図3に示される。
(後件部)のメンバシップ関数を変更するように作用
し、できるだけその原型を維持しながら出力のメンバシ
ップ関数が「圧縮される」ようにする。上と同じルール
のためのMAX/DOT方法は図3に示される。
【0050】ファジィ制御の場合には、重みαの計算を
簡略化することが可能である。入力変数がファジィ集合
(曖昧な値)ではなく、一般にセンサから生じ、したが
って確定した数値である変数である、ファジィ解析の縮
退の場合を扱っていると仮定することによって、計算量
をかなり低減することが可能である。入力データはファ
ジィ集合ではなく、はっきりした値(クリスプ値)であ
る。
簡略化することが可能である。入力変数がファジィ集合
(曖昧な値)ではなく、一般にセンサから生じ、したが
って確定した数値である変数である、ファジィ解析の縮
退の場合を扱っていると仮定することによって、計算量
をかなり低減することが可能である。入力データはファ
ジィ集合ではなく、はっきりした値(クリスプ値)であ
る。
【0051】ファジィシステム内でこれらの値を表わす
ためには、これらをはっきりしたメンバシップ関数、す
なわち入力で与えられる値に対応する点で1(「真」)
の活性値を有する特定のメンバシップ関数に変換しなく
てはならない。同じように、これらのはっきりした値は
定義範囲の残りの部分で0(「偽」)の値を有する。こ
の概念は図4に示される。
ためには、これらをはっきりしたメンバシップ関数、す
なわち入力で与えられる値に対応する点で1(「真」)
の活性値を有する特定のメンバシップ関数に変換しなく
てはならない。同じように、これらのはっきりした値は
定義範囲の残りの部分で0(「偽」)の値を有する。こ
の概念は図4に示される。
【0052】たとえば外部センサ等によって与えられる
物理的値をファジィ値に変換するために、システムの特
徴である最大の真の値を、測定される値によって識別さ
れる定義範囲の点に割当てると十分である。計算に関し
ては、これは図5に示されるケースが常に起こることを
意味している。
物理的値をファジィ値に変換するために、システムの特
徴である最大の真の値を、測定される値によって識別さ
れる定義範囲の点に割当てると十分である。計算に関し
ては、これは図5に示されるケースが常に起こることを
意味している。
【0053】物理的値を制御する機械の場合等に起こる
ようなはっきりした値がある、図5の特定の場合での重
みαの計算は、項集合AおよびBによって課せられるメ
ンバシップ関数で入力変数の交点αB およびαA を見出
すこととなる。
ようなはっきりした値がある、図5の特定の場合での重
みαの計算は、項集合AおよびBによって課せられるメ
ンバシップ関数で入力変数の交点αB およびαA を見出
すこととなる。
【0054】このように計算された重みを、ファジィ推
論の後件部(すなわちファジィルール)の計算に用い
る。
論の後件部(すなわちファジィルール)の計算に用い
る。
【0055】本発明の場合のような制御システムに関し
ては、ファジィ調整器の出力は制御基準の確定した物理
的値でなくてはならないことに注目されたい。一般に、
ファジィルールの右部に推論が行なわれると、ファジィ
集合が得られる。したがって、確定した数値を脱ファジ
ィ化、すなわち計算されたファジィ集合から抽出するこ
とが必要である。セントロイド法、最大高さ法等の種々
の非ファジィ化方法がある。実用において、数値の精度
に関する理由のため、最も広く用いられている方法はセ
ントロイド法であり、これに従えば以下のようになる。
ては、ファジィ調整器の出力は制御基準の確定した物理
的値でなくてはならないことに注目されたい。一般に、
ファジィルールの右部に推論が行なわれると、ファジィ
集合が得られる。したがって、確定した数値を脱ファジ
ィ化、すなわち計算されたファジィ集合から抽出するこ
とが必要である。セントロイド法、最大高さ法等の種々
の非ファジィ化方法がある。実用において、数値の精度
に関する理由のため、最も広く用いられている方法はセ
ントロイド法であり、これに従えば以下のようになる。
【0056】
【数3】
【0057】ここでnはルールの番号であり、CはMA
X/MINまたはMAX/DOT法を用いて適切に変更
された各ルールの後件部のメンバシップ関数のセントロ
イド(重心)を表わす。関数Ωは、関数αまたはその積
の最小値を用いることによって上述のように決定され
る。この計算モデルは、MAMDANI計算モデルと称
される。その代わりに、SUGENOモデルとして称さ
れる別の代替的なファジィ計算モデルを用いることも可
能であり、この場合には脱ファジィ化は単純に以下のル
ールによって行なわれる。
X/MINまたはMAX/DOT法を用いて適切に変更
された各ルールの後件部のメンバシップ関数のセントロ
イド(重心)を表わす。関数Ωは、関数αまたはその積
の最小値を用いることによって上述のように決定され
る。この計算モデルは、MAMDANI計算モデルと称
される。その代わりに、SUGENOモデルとして称さ
れる別の代替的なファジィ計算モデルを用いることも可
能であり、この場合には脱ファジィ化は単純に以下のル
ールによって行なわれる。
【0058】
【数4】
【0059】上の等式では、Ω0 は常に1に等しい。実
用において、非ファジィ化された値は、各値の活性値の
線形組合せによって決定される。
用において、非ファジィ化された値は、各値の活性値の
線形組合せによって決定される。
【0060】図6を参照して、ファジィコントローラの
場合には、入力値はセンサから生じる数値(入力1−
n)である。この場合には、これらの値をファジィ化し
てファジィ値αを得て、ファジィ推論(ルール)を適用
してファジィ値の重み関数を得て、最後に出力で確定し
た数値yを得るようにこれらの重み関数Ωを非ファジィ
化することが必要である。
場合には、入力値はセンサから生じる数値(入力1−
n)である。この場合には、これらの値をファジィ化し
てファジィ値αを得て、ファジィ推論(ルール)を適用
してファジィ値の重み関数を得て、最後に出力で確定し
た数値yを得るようにこれらの重み関数Ωを非ファジィ
化することが必要である。
【0061】位相同期ループ回路の簡略化されたブロッ
ク図が図10に示される。ファジィコントローラ5が従
来のPLL1の構造に加えられ、位相誤差zを受取る。
ク図が図10に示される。ファジィコントローラ5が従
来のPLL1の構造に加えられ、位相誤差zを受取る。
【0062】ファジィコントローラ5の出力は注入信号
Vinj と称する信号である。本発明に従う回路の詳細な
構造が図11に示される。この回路はPLLの従来の要
素、すなわち位相比較器2と、ローパスフィルタ3と、
電圧制御発振器4とを含む。
Vinj と称する信号である。本発明に従う回路の詳細な
構造が図11に示される。この回路はPLLの従来の要
素、すなわち位相比較器2と、ローパスフィルタ3と、
電圧制御発振器4とを含む。
【0063】ファジィコントローラ5の入力は比較器2
の出力に接続されて、入力として位相誤差信号zを受取
る。ファジィコントローラ5の出力は、ローパスフィル
タ3と電圧制御発振器4との間に介在する加算器ノード
6に接続される。この態様で、ファジィコントローラ5
の出力信号がローパスフィルタ3の出力に加えられる。
の出力に接続されて、入力として位相誤差信号zを受取
る。ファジィコントローラ5の出力は、ローパスフィル
タ3と電圧制御発振器4との間に介在する加算器ノード
6に接続される。この態様で、ファジィコントローラ5
の出力信号がローパスフィルタ3の出力に加えられる。
【0064】この態様で、電圧制御発振器4の入力は、
ファジィコントローラ5によって発生された注入電圧と
ローパスフィルタ3からの出力の電圧の和である信号を
受取る。
ファジィコントローラ5によって発生された注入電圧と
ローパスフィルタ3からの出力の電圧の和である信号を
受取る。
【0065】位相比較器2によって生成された位相差に
比例した電圧zを入力として受取ることによって、ファ
ジィコントローラ5は注入信号Vinj を発生し、これが
フィルタ3から生じる信号に加えられる。2つの信号の
和が電圧制御発振器4を駆動し、PLLのロック解除を
引起こす傾向にある位相誤差zの大きく危険な変動を補
償するように作用する。
比例した電圧zを入力として受取ることによって、ファ
ジィコントローラ5は注入信号Vinj を発生し、これが
フィルタ3から生じる信号に加えられる。2つの信号の
和が電圧制御発振器4を駆動し、PLLのロック解除を
引起こす傾向にある位相誤差zの大きく危険な変動を補
償するように作用する。
【0066】その関係Vinj −zが典型的には非線形で
あるファジィコントローラ5は、上述の方法に従ってフ
ァジィルールに基づく信号処理を用いて動作する。
あるファジィコントローラ5は、上述の方法に従ってフ
ァジィルールに基づく信号処理を用いて動作する。
【0067】ファジィコントローラの単一の入力、すな
わち位相誤差zと、ローパスフィルタ3から出力電圧に
加えられる注入電圧Vinj によって構成される単一の出
力とが存在するので、2つのファジィ変数が導入され
る。
わち位相誤差zと、ローパスフィルタ3から出力電圧に
加えられる注入電圧Vinj によって構成される単一の出
力とが存在するので、2つのファジィ変数が導入され
る。
【0068】メンバシップ関数の例が図13に示され
る。入力信号zに関して、3つの台形メンバシップ関
数、すなわち正常、異常および臨界が存在し、これらは
位相差zの種々の状態を表わす。
る。入力信号zに関して、3つの台形メンバシップ関
数、すなわち正常、異常および臨界が存在し、これらは
位相差zの種々の状態を表わす。
【0069】その代わりに3つの三角形型メンバシップ
関数、ロー、中位およびハイが、電圧注入信号Vinj に
関しては展開される。
関数、ロー、中位およびハイが、電圧注入信号Vinj に
関しては展開される。
【0070】メンバシップ関数はファジィコントローラ
5のファジィ化手段に記憶される。得られる回路の動作
の特徴である一連のファジィルールが展開される。
5のファジィ化手段に記憶される。得られる回路の動作
の特徴である一連のファジィルールが展開される。
【0071】これらのルールの一例は以下のとおりであ
る。 ルール1:位相誤差が正常のとき、電圧注入はローであ
る。
る。 ルール1:位相誤差が正常のとき、電圧注入はローであ
る。
【0072】ルール2:位相誤差が異常のとき、電圧注
入は中位である。 ルール3:位相誤差が臨界のとき、電圧注入はハイであ
る。
入は中位である。 ルール3:位相誤差が臨界のとき、電圧注入はハイであ
る。
【0073】これらのルールはファジィコントローラ5
のファジィ推論ユニットに記憶される。
のファジィ推論ユニットに記憶される。
【0074】ファジィ推論ユニットは、上述の態様でフ
ァジィルールに位相差zの測定値および対応するメンバ
シップ関数を当てはめて、ファジィルールの後件部を得
る。前件部の重みΩが、上述の態様でファジィコントロ
ーラ5の重み計算ユニットによって計算される。
ァジィルールに位相差zの測定値および対応するメンバ
シップ関数を当てはめて、ファジィルールの後件部を得
る。前件部の重みΩが、上述の態様でファジィコントロ
ーラ5の重み計算ユニットによって計算される。
【0075】ファジィコントローラ5の脱ファジィ化手
段は、計算された重みΩおよびルールの結果に基づいて
電圧注入信号Vinj のはっきりした値を抽出する。
段は、計算された重みΩおよびルールの結果に基づいて
電圧注入信号Vinj のはっきりした値を抽出する。
【0076】非ファジィ化方法は上述したもの(MAX
/MIN、MAX/DOT)のうちいずれであってもよ
い。
/MIN、MAX/DOT)のうちいずれであってもよ
い。
【0077】はっきりとした値は、上述のセントロイド
法によって計算され得る。本発明に従って実行される回
路は、ロックイン範囲ΔwL を大きく向上させる。行な
われた実用テストではさらに、上述の従来の構造よりも
ロック時間が短いことを示した。
法によって計算され得る。本発明に従って実行される回
路は、ロックイン範囲ΔwL を大きく向上させる。行な
われた実用テストではさらに、上述の従来の構造よりも
ロック時間が短いことを示した。
【0078】新規な構造の動作原理をよりよく理解する
ために、ここで図12を参照して、この図は従来のPL
Lおよび本発明に従うPLLの周波数スペクトルをプロ
ットしたものである。
ために、ここで図12を参照して、この図は従来のPL
Lおよび本発明に従うPLLの周波数スペクトルをプロ
ットしたものである。
【0079】図12a、12bおよび12cは従来のP
LL構造に関し、図12d、12eおよび12fは、本
発明に従う回路に関連する。
LL構造に関し、図12d、12eおよび12fは、本
発明に従う回路に関連する。
【0080】図12aおよび12bに示されるロック状
態は、これらが最適なロック状態に真に対応するもので
あるので、いずれの場合も一致しているのに比べ、図1
2eでは、入力周波数wg における変化が、本発明に従
う回路の場合にはロックイン範囲ΔwL のシフトを伴う
ことが明らかである。これが起こるのは、入力周波数が
ロックイン範囲内に保たれるからである。これは従来の
PLLでは起こらず、この場合にはロック範囲は図12
bに示されるように元の位置に固定されたままである。
態は、これらが最適なロック状態に真に対応するもので
あるので、いずれの場合も一致しているのに比べ、図1
2eでは、入力周波数wg における変化が、本発明に従
う回路の場合にはロックイン範囲ΔwL のシフトを伴う
ことが明らかである。これが起こるのは、入力周波数が
ロックイン範囲内に保たれるからである。これは従来の
PLLでは起こらず、この場合にはロック範囲は図12
bに示されるように元の位置に固定されたままである。
【0081】図12cと12fを比較すると大きな改良
点が明らかである。図12cの場合には、入力周波数w
g はロック範囲ΔwL の外にある。したがって、後続の
ロッキングはサイクルを飛ばして起こり(もし可能であ
れば)、比較的長く起こる。図12fの場合には、本発
明に従う回路を用いることによって、入力周波数が常に
挙げられたロックイン範囲内にあるので、毎回、かつ非
常に迅速にロッキングが起こる。
点が明らかである。図12cの場合には、入力周波数w
g はロック範囲ΔwL の外にある。したがって、後続の
ロッキングはサイクルを飛ばして起こり(もし可能であ
れば)、比較的長く起こる。図12fの場合には、本発
明に従う回路を用いることによって、入力周波数が常に
挙げられたロックイン範囲内にあるので、毎回、かつ非
常に迅速にロッキングが起こる。
【0082】本発明はしたがって、意図した目的および
目標を完全に達成する。本発明に従う回路は、従来のP
LLと比較して、特に高い値でロックイン範囲を大きく
増大させることができる。
目標を完全に達成する。本発明に従う回路は、従来のP
LLと比較して、特に高い値でロックイン範囲を大きく
増大させることができる。
【0083】ファジィ論理の導入によって、制御面の簡
単なハードウェアの実現を可能にするだけでなく、用い
られる位相比較器のタイプに従って制御を最適化するこ
とも可能にする。この構造はさらに、雑音が存在する場
合にも同様に効果的である。
単なハードウェアの実現を可能にするだけでなく、用い
られる位相比較器のタイプに従って制御を最適化するこ
とも可能にする。この構造はさらに、雑音が存在する場
合にも同様に効果的である。
【0084】実現が簡単であることは、特定の制御面を
もたらすのに適した非線形曲線を与えることが、所望の
曲線を実現する難しさをもたらすことに結び付けられ
る。これは、曲線がアナログ方法を用いて得られると、
十分に広い範囲にわたって所望の機能を行なう構成要素
(素子)を見出すのが難しいからである。その代わりに
デジタルの手法が用いられれば、A/DおよびD/A変
換が必要であるために回路が複雑になり、応答速度を結
果として低減しなくてはならず、ほとんどのPLLが動
作しなくてはならない非常に高速の応用(遠隔通信)に
は不十分であるおそれがある。これらの問題は、本発明
に従う回路および関連のファジィ制御で回避される。
もたらすのに適した非線形曲線を与えることが、所望の
曲線を実現する難しさをもたらすことに結び付けられ
る。これは、曲線がアナログ方法を用いて得られると、
十分に広い範囲にわたって所望の機能を行なう構成要素
(素子)を見出すのが難しいからである。その代わりに
デジタルの手法が用いられれば、A/DおよびD/A変
換が必要であるために回路が複雑になり、応答速度を結
果として低減しなくてはならず、ほとんどのPLLが動
作しなくてはならない非常に高速の応用(遠隔通信)に
は不十分であるおそれがある。これらの問題は、本発明
に従う回路および関連のファジィ制御で回避される。
【0085】このように考案された発明には、種々の変
形および変更が可能であり、これらはすべて発明の概念
の範囲内である。
形および変更が可能であり、これらはすべて発明の概念
の範囲内である。
【0086】最後に、あらゆる詳細は、他の技術的に等
価なものと変えることができる。実用において、用いら
れる材料、形状および寸法は、前掲の特許請求の範囲の
保護範囲を逸脱することなく、要件に従ういかなるもの
であってもよい。
価なものと変えることができる。実用において、用いら
れる材料、形状および寸法は、前掲の特許請求の範囲の
保護範囲を逸脱することなく、要件に従ういかなるもの
であってもよい。
【0087】本発明の例示的な実施例を少なくとも1つ
説明したが、種々の変更、変形および改良点が当業者に
は容易に明らかになるであろう。これらの変形、変更お
よび改良点は、本発明の精神および範囲内であると意図
される。したがって、上述の説明は単に例示するもので
あり、制限するものではない。本発明は、前掲の特許請
求の範囲およびその均等物によって規定されるように制
限されるにすぎない。
説明したが、種々の変更、変形および改良点が当業者に
は容易に明らかになるであろう。これらの変形、変更お
よび改良点は、本発明の精神および範囲内であると意図
される。したがって、上述の説明は単に例示するもので
あり、制限するものではない。本発明は、前掲の特許請
求の範囲およびその均等物によって規定されるように制
限されるにすぎない。
【図1】メンバシップ関数度およびファジィ集合の例を
示す図である。
示す図である。
【図2】MAX/MINファジィ推論の一例を示す図で
ある。
ある。
【図3】MAX/DOTファジィ推論の一例を示す図で
ある。
ある。
【図4】はっきりとしたタイプのメンバシップ関数の一
例を示す図である。
例を示す図である。
【図5】はっきりとした値についてのファジィ解析の一
例を示す図である。
例を示す図である。
【図6】ファジィ計算モデルの一例を示す図である。
【図7】既知の位相同期回路の簡略化された図である。
【図8】既知の位相同期回路のブロック図である。
【図9】位相比較器の伝達曲線をプロットした図であ
る。
る。
【図10】本発明に従う回路の簡略化されたブロック図
である。
である。
【図11】本発明に従う回路のブロック図である。
【図12】既知の位相同期回路と本発明に従う回路との
周波数スペクトルの比較をプロットした図である。
周波数スペクトルの比較をプロットした図である。
【図13】本発明に従う回路のファジィメンバシップ関
数をプロットした図である。
数をプロットした図である。
1 位相同期回路 2 位相比較器 3 ローパスフィルタ 4 電圧制御発振器 5 ファジィコントローラ 6 加算器ノード
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 594193265 コンソルツィオ ペル ラ リセルカ スーラ ミクロエレットロニカ ネル メツォジョルノ CONSORZIO PER LA R ICERCA SULLA MICRO ELETTRONICA NEL ME ZZOGIORNO イタリー国, 95121 カターニャ, ストラダレ プリモソーレ 50番地 (72)発明者 フェデリコ・トラバグリア イタリア、20154 ミラン、コルソ・セ ンピオーネ、100 (72)発明者 マリア・グラツィア・ラ・ローサ イタリア、95121 カターニア、ビア・ シエナ、18 (72)発明者 グイド・ジアリッツォ イタリア、95125 カターニア、ビア・ サンタ・アグネス、8 (56)参考文献 特開 平3−136414(JP,A) 実開 平2−100348(JP,U) 欧州特許出願公開536494(EP,A) D.SIMON ETAL.,”FU ZZY PHASE−LOCKED L OOPS”,IEEE 1994 POSI TION LOCATION AND NAVIGATION SYMPOSI UM,11 APRIL 1994,LASV EGAS,US,PAGES252−259 C.FIOCCHI ETAL.," A SIGMA−DELTA BASE D PLL FOR NON−SINU SOIDAL WAVEFORM”, 1992 IEEE INTERNATIO NAL SYMPOSIUM ON C IRCUITS AND SYSTEM S,VOL 6 OF 6,10 MAY 1992,SAN DIEGO PAGE S 2661−2664 (58)調査した分野(Int.Cl.6,DB名) H03L 7/08 - 7/10 G06F 9/44 554
Claims (35)
- 【請求項1】 ファジィ制御を備えた位相同期回路であ
って、 位相同期ループへの入力信号である第1の入力信号と第
2の入力信号とを受け、前記第1および第2の入力信号
の位相差を表わす位相差信号を与える位相比較器と、 前記位相比較器の出力に結合され、前記位相比較器の出
力信号にフィルタ処理を施し該フィルタ処理された信号
を出力するローパスフィルタと、 前記フィルタ処理された信号を受ける入力と、出力信号
を前記第2の入力信号として与える出力とを有する電圧
制御発振器と、 前記位相比較器に結合されて位相差信号を受け、該受け
た位相差信号にファジィ制御を施して、前記電圧制御発
振器の入力に、前記電圧制御発振器をさらに駆動するフ
ァジィ制御出力信号を与えるファジィ制御手段とを含
む、位相同期回路。 - 【請求項2】 前記ローパスフィルタと前記電圧制御発
振器との間に結合され、前記ファジィ制御出力信号と前
記フィルタ処理された信号とを加算して前記電圧制御発
振器の入力に該加算による合成信号を与える加算器回路
をさらに含む、請求項1に記載の位相同期回路。 - 【請求項3】 前記ファジィ制御手段が、前記位相差信
号に関するメンバーシップ関数を発生させるためのファ
ジィ化手段を含む、請求項1に記載の位相同期回路。 - 【請求項4】 前記ファジィ制御手段が、メンバーシッ
プ関数を発生し、かつ前記ファジィ制御出力信号を与え
るためのファジィ化手段を含む、請求項1に記載の位相
同期回路。 - 【請求項5】 前記ファジィ制御手段が、ファジィ推論
ルールを記憶し、かつ前記ファジィ推論ルールを前記メ
ンバーシップ関数および前記位相差信号に適用して推論
値を発生するためのファジィ推論手段をさらに含む、請
求項4に記載の位相同期回路。 - 【請求項6】 前記ファジィ制御手段が、前記推論値か
ら真の値を抽出して前記ファジィ制御出力信号を発生す
るための脱ファジィ化手段をさらに含む、請求項5に記
載の位相同期回路。 - 【請求項7】 位相比較器と、ローパスフィルタと、電
圧制御発振器とを含む位相同期回路を制御するための方
法であって、前記位相比較器は、前記電圧制御発振器に
よって発生された信号と入力信号との位相差を表わす位
相差信号を発生することができ、前記ローパスフィルタ
は入力として前記位相差信号を受け、出力として第1の
制御信号を与えて前記電圧制御発振器を駆動し、前記方
法は、 前記位相差信号を測定するステップと、 前記位相差信号にファジィ制御を適用して、第2の制御
信号を発生するステップと、 前記第2の制御信号を前記第1の制御信号に加えて、前
記電圧制御発振器を駆動するステップとを含む、方法。 - 【請求項8】 前記位相差信号にファジィ制御を適用す
るステップは、前記第2の制御信号および前記位相差信
号に関する少なくとも1つのメンバーシップ関数を発生
するステップを含む、請求項7に記載の方法。 - 【請求項9】 前記位相差信号にファジィ制御を適用す
るステップが、前記位相差信号および前記少なくとも1
つのメンバーシップ関数にファジィ推論ルールを適用し
て少なくとも1つの推論信号を与えるステップをさらに
含む、請求項8に記載の方法。 - 【請求項10】 前記位相差信号にファジィ制御を適用
するステップは、少なくとも1つの推論信号から前記第
2の制御信号の真の値を抽出するように脱ファジィ化す
るステップをさらに含む、請求項9に記載の方法。 - 【請求項11】 第1および第2の入力信号を受け、前
記第1の入力信号と前記第2の入力信号との位相差を表
わす位相差信号を与える出力を有する位相比較器と、 前記位相差信号を受けるように前記位相比較器の出力に
結合される入力と、前記位相差信号にフィルタ処理を施
しフィルタ処理された位相差信号を与える出力とを有す
るフィルタと、 前記位相差信号を受けるように位相比較器の出力に結合
される入力と、該入力に与えられた位相差信号にファジ
ィ制御を施して注入信号を出力する出力とを有するファ
ジィ論理コントローラと、 前記注入信号および前記フィルタ処理された位相差信号
を受け、加算して制御信号を発生させる加算回路と、 前記制御信号を受け、該制御信号に従って発振動作が制
御され、前記位相比較器の第2の入力信号となりかつ位
相同期ループの出力信号となる発振信号を生成する発振
器とを備える、位相同期ループ。 - 【請求項12】 前記ファジィ論理コントローラが、該
入力に結合され該入力に与えられた前記位相差信号を表
わす入力命題信号を発生する手段を含む、請求項11に
記載の位相同期ループ。 - 【請求項13】 前記入力命題信号を受け、該受けた入
力命題信号に対して少なくとも1つのファジィ論理演算
を行ない、重み信号を発生する少なくとも1つのファジ
ィ化モジュールをさらに含む、請求項12に記載の位相
同期ループ。 - 【請求項14】 前記重み信号を受け、該受けた重み信
号から確定した数値を抽出して、前記注入信号を発生す
る脱ファジィ化モジュールをさらに含む、請求項13に
記載の位相同期ループ。 - 【請求項15】 前記ファジィ論理コントローラが、少
なくとも1つのファジィ化モジュールを含み、 前記少なくとも1つのファジィ化モジュールが、前記入
力命題信号を受け、第1の重み関数を前記入力命題信号
に適用し、前記入力命題信号が少なくとも1つの記憶さ
れた前提に一致する程度を表わす一致信号を発生する第
1のファジィ化モジュールと、 前記第1のファジィ化モジュールに結合されて前記一致
信号を受け、第2の重み関数を前記一致信号に適用して
一般的類似度信号を発生する第2のファジィ化モジュー
ルとの2つのファジィ化モジュールを含む、請求項12
に記載の位相同期ループ。 - 【請求項16】 ロックイン範囲を有する位相同期ルー
プであって、 入力信号およびフィードバック信号をそれぞれ受ける第
1および第2の入力と、前記フィードバック信号と前記
入力信号との位相差を表わす位相差信号を与える出力と
を有する位相比較器と、 前記位相比較器の出力に結合される入力と、前記フィー
ドバック信号を与える出力とを有する発振器とを含み、
前記フィードバック信号は前記位相差信号に応答して変
動する周波数で出力され、さらに前記位相比較器および
前記発振器に結合され、前記発振器に調整信号を与え
て、前記位相差信号の大きさに応答して前記位相同期ル
ープのロックイン範囲を調整する調整回路を含み、前記
調整回路は、前記位相差信号にファジィ制御を施して前
記調整信号を生成するファジィ論理コントローラを含
む、位相同期ループ。 - 【請求項17】 前記ファジィ論理コントローラが、前
記ファジィ論理コントローラの入力に結合され、前記位
相差信号を表わす入力命題信号を発生する手段を含む、
請求項16に記載の位相同期ループ。 - 【請求項18】 前記ファジィ論理コントローラが、前
記入力命題信号を受け、該受けた入力命題信号に対して
少なくとも1つのファジィ論理演算を行なって重み信号
を発生する少なくとも1つのファジィ化モジュールをさ
らに含む、請求項17に記載の位相同期ループ。 - 【請求項19】 前記ファジィ論理コントローラが、前
記重み信号を受け、該受けた重み信号から確定した数値
を抽出して注入信号を発生する脱ファジィ化モジュール
をさらに含む、請求項18に記載の位相同期ループ。 - 【請求項20】 前記ファジィ論理コントローラが、少
なくとも1つのファジィ化モジュールを含み、 前記少なくとも1つのファジィ化モジュールが、 前記入力命題信号を受け、該受けた入力命題信号に第1
の重み関数を適用して、前記入力命題信号が少なくとも
1つの記憶された前提に一致する程度を示す一致信号を
発生する第1のファジィ化モジュールと、 前記一致信号を受けるように前記第1のファジィ化モジ
ュールに結合され、前記一致信号に第2の重み関数を適
用して、一般的類似度信号を発生する第2のファジィ化
モジュールとの2つのファジィ化モジュールを含む、請
求項18に記載の位相同期ループ。 - 【請求項21】 位相同期ループであって、 入力信号およびフィードバック信号をそれぞれ受ける第
1および第2の入力と、前記入力信号と前記フィードバ
ック信号との位相差を示す位相差信号を与える出力とを
有する位相比較器と、 前記位相比較器の出力に結合される入力と、前記フィー
ドバック信号を与える出力とを有する電圧制御発振器と
を含み、前記フィードバック信号は前記位相差に応答し
て変動する周波数で出力され、さらに前記位相同期ルー
プの周波数のロックイン範囲が前記入力信号の周波数の
変化に追随するように、前記電圧制御発振器の入力を調
整するためのファジィ論理手段を含む、位相同期ルー
プ。 - 【請求項22】 前記ファジィ論理手段が、前記位相差
信号を入力して、前記位相差信号を表わす入力命題信号
を発生する手段を含む、請求項21に記載の位相同期ル
ープ。 - 【請求項23】 前記ファジィ論理手段が、前記入力命
題信号を受け、該受けた入力命題信号に対して少なくと
も1つのファジィ論理演算を行なって重み信号を発生す
るファジィ化手段をさらに含む、請求項22に記載の位
相同期ループ。 - 【請求項24】 前記ファジィ論理手段が、前記重み信
号から確定した数値を抽出して注入信号を発生させるた
めのファジィ化手段をさらに含む、請求項23に記載の
位相同期ループ。 - 【請求項25】 前記ファジィ化手段が、 前記入力命題信号を受け、第1の重み関数を前記入力命
題信号に適用して、前記入力命題信号が少なくとも1つ
の記憶された前提に一致する程度を示す一致信号を発生
する第1のファジィ化手段と、 前記一致信号を受けるように前記第1のファジィ手段に
結合され、第2の重み信号を前記一致信号に適用して一
般的類似度信号を発生する第2のファジィ化手段とを含
む、請求項23に記載の位相同期ループ。 - 【請求項26】 位相同期ループのロックイン範囲を拡
張するための方法であって、 (A) 前記位相同期ループの位相比較器の出力信号を
モニタするステップと、 (B) 前記位相比較器のモニタされる出力信号に応答
して、その値が変動する調整信号を発生するステップと
を備え、前記調整信号を発生するステップは、前記出力
信号に対して少なくともファジィ論理演算を行なって、
前記調整信号を発生するステップを含み、さらに (C) 前記位相同期ループの発振器の入力に前記調整
信号を与えて、ロックイン範囲を移動させるステップと
を含む、方法。 - 【請求項27】 前記少なくとも1つのファジィ論理演
算を行なうステップが、前記位相比較器の出力信号を表
わす入力命題信号を発生するステップを含む、請求項2
6に記載の方法。 - 【請求項28】 前記少なくとも1つのファジィ論理演
算を行なうステップが、前記入力命題信号に対して少な
くとも1つのファジィ論理演算を行なって、重み信号を
発生するステップをさらに含む、請求項27に記載の方
法。 - 【請求項29】 前記少なくとも1つのファジィ論理演
算を行なうステップが、前記重み信号から確定した数値
を抽出して前記調整信号を発生するステップをさらに含
む、請求項28に記載の方法。 - 【請求項30】 出力位相を有する出力信号を入力位相
を有する入力信号にロックする方法であって、 (A) 前記出力位相と前記入力位相とを比較するステ
ップと、 (B) 前記比較するステップの比較結果に対し少なく
とも1つのファジィ推論を行なって、前記入力位相およ
ぴ前記出力位相の比較に基づいて調整信号を発生するス
テップと、 (C) 前記入力位相および前記出力位相の比較および
前記調整信号に基づいて前記出力信号を発生するステッ
プとを含む、方法。 - 【請求項31】 前記ステップ(A)が、前記入力位相
と前記出力位相との位相差に従って変動する位相差信号
を発生するステップを含む、請求項30に記載の方法。 - 【請求項32】 前記ステップ(C)が、前記位相差信
号と前記調整信号とを組合せて合成信号を生成するステ
ップを含む、請求項31に記載の方法。 - 【請求項33】 前記位相差信号と調整信号とを組合せ
るステップが、前記位相差信号を前記調整信号に加算し
て前記合成信号を生成するステップを含む、請求項32
に記載の方法。 - 【請求項34】 前記ステップ(C)が、前記合成信号
の変動に応答して前記出力信号の周波数を変化させるス
テップをさらに含む、請求項32に記載の方法。 - 【請求項35】 前記ステップ(C)が、前記調整信号
の変動に基づいて前記出力信号の周波数を変化させるス
テップを含む、請求項30に記載の方法。
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