JP2805772B2 - Video signal recording circuit - Google Patents
Video signal recording circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、映像信号記録回路、特にMUSE信号の記録
／再生装置に好適な映像信号記録回路に関する。Description: TECHNICAL FIELD The present invention relates to a video signal recording circuit, and more particularly to a video signal recording circuit suitable for a MUSE signal recording / reproducing apparatus.
高品位テレビジョン、例えばHDTV（High Definition
TV）の伝送方式としてMUSE方式があり、MUSE方式の詳細
が特開昭60−86994号公報に提案されている。このMUSE
方式で圧縮されたビデオ信号と、水平同期信号、コント
ロール信号等からMUSE信号が形成されている。High definition television, such as HDTV (High Definition
There is a MUSE system as a TV) transmission system, and details of the MUSE system have been proposed in Japanese Patent Application Laid-Open No. 60-86994. This MUSE
A MUSE signal is formed from a video signal compressed by the system, a horizontal synchronization signal, a control signal, and the like.
上述のMUSE信号は、1125個のライン番号と480個のサ
ンプル番号で規定された信号形態を有し、各フレームに
フレームパターンが挿入され、また、各ラインにはライ
ン毎に反転する、正極性の水平同期信号HDが挿入されて
いる。第２図Ａに示すように、MUSE信号は、ライン番号
で規定される各ラインに帯域圧縮されたビデオ信号（輝
度信号、色信号、音声信号、コントロール信号）を含
み、各ラインの先頭にライン毎に反転する水平同期信号
HDが位置している。The above-mentioned MUSE signal has a signal form defined by 1125 line numbers and 480 sample numbers, a frame pattern is inserted in each frame, and each line is inverted for each line. The horizontal synchronization signal HD is inserted. As shown in FIG. 2A, the MUSE signal includes a video signal (luminance signal, color signal, audio signal, control signal) band-compressed in each line specified by the line number, and a line at the head of each line. Horizontal sync signal inverted every time
HD is located.
上述のMUE信号を磁気テープに記録し、また磁気テー
プから再生する記録／再生装置が提案されている。MUSE
信号を記録する場合には、回転ヘッド型のVTRが使用さ
れる。通常のVTRでは、再生側において振幅の差で同期
信号を分離するために、正極性よりも負極性の同期信号
が望ましい。このVTRの再生側に於いて、TBCによる時間
軸誤差検出精度を高め同期分離を容易とするためにも、
負極性の水平同期信号が望ましい。A recording / reproducing apparatus that records the above-mentioned MUE signal on a magnetic tape and reproduces the MUE signal from the magnetic tape has been proposed. MUSE
When recording signals, a rotary head type VTR is used. In a normal VTR, a negative sync signal is preferable to a positive sync signal in order to separate a sync signal by a difference in amplitude on the reproduction side. On the playback side of this VTR, in order to increase the time axis error detection accuracy by TBC and facilitate synchronization separation,
A negative horizontal sync signal is desirable.
このため、VTRの記録側では、メモリを使用した時間
軸圧縮回路により、第２図Ｂに示すように、ライン毎に
ビデオ信号を時間軸圧縮し、水平ブランキング期間Tbを
形成する。そしてこの水平ブランキング期間Tbに対し、
負極性の同期信号SC、バースト信号BSTが付加される。
その技術の一例として、例えば第３図に示されるような
ものがある。Therefore, on the recording side of the VTR, the video signal is time-axis-compressed line by line by a time-axis compression circuit using a memory to form a horizontal blanking period Tb, as shown in FIG. 2B. And for this horizontal blanking period Tb,
A sync signal SC of a negative polarity and a burst signal BST are added.
As an example of the technique, there is one shown in FIG. 3, for example.
第３図に示されるように、VTRの記録側では、端子20
からのビデオ信号が時間軸圧縮回路21で圧縮され、この
圧縮で形成された水平ブランキング期間Tbに対し、同期
信号付加回路22に於いて、同期、バースト発生回路23か
ら供給される同期信号SC及びバースト信号BSTを挿入し
ている。そして、このMUSE信号は記録処理回路24に供給
されて例えば回転ヘッドにより磁気テープに記録され
る。尚、25は出力用の端子である。As shown in FIG. 3, on the recording side of the VTR,
The video signal is compressed by a time axis compression circuit 21, and a synchronization signal SC supplied from a synchronization and burst generation circuit 23 is supplied to a synchronization signal addition circuit 22 for a horizontal blanking period Tb formed by the compression. And a burst signal BST. Then, the MUSE signal is supplied to the recording processing circuit 24 and recorded on the magnetic tape by, for example, a rotary head. Reference numeral 25 denotes an output terminal.
ところで、ビデオ信号を時間軸圧縮すると共に、同期
信号SC及びバースト信号BSTを付加するため、従来で
は、例えば第４図及び第５図に示される構成が知られて
いる。By the way, in order to compress a video signal on a time axis and to add a synchronization signal SC and a burst signal BST, conventionally, for example, configurations shown in FIGS. 4 and 5 are known.
第４図について説明すると、ビデオ信号SVは、端子30
を介してスイッチ31に供給され、一方、負極性の同期信
号SC及びバースト信号BSTは、端子32を介してスイッチ3
1に供給される。また、制御信号HBLKが端子33を介して
スイッチ31に供給され、このスイッチ31を制御する。即
ち、水平ブランキング期間外では、ビデオ信号SVがスイ
ッチ31を介してペデスタルクランプ回路34に供給され、
水平ブランキング期間内では、同期信号SC及びバースト
信号BSTがスイッチ31を介してペデスタルクランプ回路3
4に供給される。ビデオ信号SV、同期信号SC及びバース
ト信号BSTは、ペデスタルクランプ回路34で夫々のペデ
スタルレベルが所定のレベルにクランプされ、A/Dコン
バータ35で８ビットのディジタルデータに変換される。
そして、ディジタルデータがメモリ36で時間軸圧縮さ
れ、D/Aコンバータ37で上述のディジタルデータがアナ
ログ化されてMUSE信号とされ端子38に出力される。そし
て、端子38からは図示せぬFM変調回路に供給される。Referring to FIG. 4, the video signal SV is supplied to the terminal 30.
, And the negative synchronization signal SC and the burst signal BST are supplied to a switch 31 via a terminal 32.
Supplied to 1. Further, the control signal HBLK is supplied to the switch 31 via the terminal 33, and controls the switch 31. That is, outside the horizontal blanking period, the video signal SV is supplied to the pedestal clamp circuit 34 via the switch 31,
During the horizontal blanking period, the synchronization signal SC and the burst signal BST are supplied to the pedestal clamp circuit 3 via the switch 31.
Supplied to 4. The pedestal level of the video signal SV, the synchronization signal SC and the burst signal BST is clamped to a predetermined level by the pedestal clamp circuit 34, and is converted into 8-bit digital data by the A / D converter 35.
Then, the digital data is time-axis-compressed in the memory 36, and the above-mentioned digital data is converted into an analog signal by the D / A converter 37 to be output to the terminal 38 as a MUSE signal. Then, the signal is supplied from a terminal 38 to an FM modulation circuit (not shown).
また、第５図について説明すると、ビデオ信号SVは、
端子40を介してペデスタルクランプ回路41に供給され、
ビデオ信号SVのペデスタルレベルが所定のレベルに固定
される。このビデオ信号SVはA/Dコンバータ42で８ビッ
トのディジタルビデオ信号SVDに変換され、このディジ
タルビデオ信号SVDがメモリ43に供給され、時間軸圧縮
される。この時間軸圧縮により、ディジタルビデオ信号
SVD間に水平ブランキング期間Tb、即ち、データ欠如期
間が形成される。そして、ディジタルビデオ信号SVDは
スイッチ44に供給される。一方、ディジタルデータの同
期信号SC及びバースト信号BSTは、端子45を介してスイ
ッチ44に供給される。また、制御信号HBLKが端子46から
供給され、上述のスイッチ44を制御する。即ち、水平ブ
ランキング期間Tb外では、ディジタルビデオ信号SVDが
スイッチ44を介してD/Aコンバータ47に供給され、水平
ブランキング期間Tb内では、同期信号SC及びバーストBS
Tがスイッチ44を介して９ビットのD/Aコンバータ47に供
給される。D/Aコンバータ47からアナログ化のMUSE信号
が得られ、端子48に出力される。そして、端子48からは
図示せぬFM変調回路に供給される。Referring to FIG. 5, the video signal SV is
It is supplied to the pedestal clamp circuit 41 via the terminal 40,
The pedestal level of the video signal SV is fixed at a predetermined level. This video signal SV is converted into an 8-bit digital video signal SVD by an A / D converter 42, and this digital video signal SVD is supplied to a memory 43 and compressed on a time axis. By this time axis compression, the digital video signal
A horizontal blanking period Tb, that is, a data absence period, is formed between the SVDs. Then, the digital video signal SVD is supplied to the switch 44. On the other hand, the synchronization signal SC and the burst signal BST of the digital data are supplied to the switch 44 via the terminal 45. Further, a control signal HBLK is supplied from a terminal 46, and controls the switch 44 described above. That is, outside the horizontal blanking period Tb, the digital video signal SVD is supplied to the D / A converter 47 via the switch 44, and within the horizontal blanking period Tb, the synchronization signal SC and the burst BS
T is supplied to a 9-bit D / A converter 47 via a switch 44. An analog MUSE signal is obtained from the D / A converter 47 and output to the terminal 48. Then, the signal is supplied from a terminal 48 to an FM modulation circuit (not shown).
上述した第４図の構成にあっては、同期信号SC及びバ
ースト信号BST〔負極同期〕を含めてA/D変換しているた
め、ビデオ信号SCにのみダイナミックレンジを割り当て
ることができずS/Nが低下するという問題点があった。In the configuration of FIG. 4 described above, since the A / D conversion is performed including the synchronization signal SC and the burst signal BST (negative electrode synchronization), the dynamic range cannot be assigned only to the video signal SC, There was a problem that N decreased.
また、第５図の構成にあっては、ビデオ信号SVにのみ
ダイナミックレンジを割り当てることができるものの、
A/D変換前にペデスタル変動が生じた場合、ビデオ信号S
Vと、同期信号SC及びバースト信号BSTの間に電位差、即
ち段差が生じるという問題点があった。このため、再生
側で時間軸情報となる同期信号の検出レベルが変わり、
精度が低下するという問題点があった。Also, in the configuration of FIG. 5, although the dynamic range can be assigned only to the video signal SV,
If pedestal fluctuation occurs before A / D conversion, the video signal S
There is a problem that a potential difference, that is, a step is generated between V and the synchronization signal SC and the burst signal BST. For this reason, the detection level of the synchronization signal serving as time axis information changes on the reproduction side,
There was a problem that the accuracy was reduced.
従って、この発明の目的は、ビデオ信号にのみダイナ
ミックレンジを割り当てることができ、また、所定のペ
デスタルレベルに同期信号を付加できる映像信号記録回
路を提供することにある。Accordingly, it is an object of the present invention to provide a video signal recording circuit which can assign a dynamic range only to a video signal and can add a synchronization signal to a predetermined pedestal level.
この発明では、アナログビデオ信号をディジタルビデ
オ信号に変換するA/D変換手段と、A/D変換手段で変換さ
れたディジタルビデオ信号を時間軸圧縮するメモリと、
A/D変換手段で変換されたディジタルビデオ信号のペデ
スタルレベルを検出する検出手段と、メモリの出力信号
の時間軸圧縮で得られたデータ欠如期間のレベルを、検
出手段で検出されたペデスタルレベルに置換えるスイッ
チング手段と、スイッチング手段のデータ欠如期間の出
力に対して同期信号を加算する加算手段と、A/D変換手
段の量子化ビット数よりも多い量子化ビット数で、加算
手段からの出力されたディジタルビデオ信号をアナログ
ビデオ信号へ変換するD/A変換手段とからなる構成とし
ている。In the present invention, A / D conversion means for converting an analog video signal into a digital video signal, a memory for compressing the digital video signal converted by the A / D conversion means on a time axis,
Detecting means for detecting the pedestal level of the digital video signal converted by the A / D converting means, and converting the level of the data absence period obtained by time axis compression of the output signal of the memory to the pedestal level detected by the detecting means A switching means for replacing, an adding means for adding a synchronization signal to an output during a data absence period of the switching means, and an output from the adding means with a quantization bit number larger than a quantization bit number of the A / D conversion means. And a D / A converter for converting the digital video signal into an analog video signal.
MUSE信号の記録／再生装置の記録側に於いて、水平ブ
ランキング期間Tb以前では、ディジタルビデオ信号SVD
がメモリ６によって時間軸圧縮され、出力される。On the recording side of the MUSE signal recording / reproducing apparatus, before the horizontal blanking period Tb, the digital video signal SVD
Are time-axis-compressed by the memory 6 and output.
水平ブランキング期間Tb〔データ欠如期間〕になる
と、ディジタルビデオ信号SVDのペデスタルレベルが検
出されると共に、ラッチ７にて保持され、更にスイッチ
８を経て加算回路12に供給される。即ち、このスイッチ
８によってデータ欠如期間がペデスタルレベルに置き換
えられる。加算回路12では、上述のペデスタルレベル
に、同期信号SC、バースト信号BST等が加算される。In the horizontal blanking period Tb (data absence period), the pedestal level of the digital video signal SVD is detected, held by the latch 7, and further supplied to the addition circuit 12 via the switch 8. That is, the switch 8 replaces the data absence period with the pedestal level. In the adder circuit 12, the synchronization signal SC, the burst signal BST, and the like are added to the above-described pedestal level.
データ欠如期間、即ち水平ブランキング期間Tbが終了
すると共に、再びスイッチ８が切り替えられ、ディジタ
ルビデオ信号SVDがメモリ６によって時間軸圧縮されて
出力される。At the end of the data absence period, that is, the horizontal blanking period Tb, the switch 8 is switched again, and the digital video signal SVD is time-compressed by the memory 6 and output.
このように、ディジタルビデオ信号SVDが時間軸圧縮
され、この時間軸圧縮により形成された水平ブランキン
グ期間Tbに、同期信号SC、バースト信号BSTが挿入され
ると共に、所定のペデスタルレベルでクランプされる。As described above, the digital video signal SVD is time-axis compressed, and the synchronization signal SC and the burst signal BST are inserted and clamped at a predetermined pedestal level in the horizontal blanking period Tb formed by this time-axis compression. .
これにより、ビデオ信号SVにのみダイナミックレンジ
を割り当てることができ、また、ビデオ信号SVと、同期
信号SC、バースト信号BSTとの間でペデスタルレベルに
段差を生ずることがない。As a result, a dynamic range can be assigned only to the video signal SV, and no step occurs in the pedestal level between the video signal SV, the synchronization signal SC, and the burst signal BST.
以下、この発明の一実施例について第１図を参照して
説明する。この実施例は、MUSE信号の記録／再生装置の
記録側に対し、この発明を適用したものである。Hereinafter, an embodiment of the present invention will be described with reference to FIG. In this embodiment, the present invention is applied to the recording side of a MUSE signal recording / reproducing apparatus.
第１図には、この発明の一実施例に係る映像信号記録
回路が示されている。FIG. 1 shows a video signal recording circuit according to one embodiment of the present invention.
第１図に於いて、入力端子１からのアナログのビデオ
信号SV、例えばMUSE信号がアンプ２に供給される。アン
プ２にて増幅されたビデオ信号SVは、A/Dコンバータ３
に供給され、例えば８ビットのディジタル信号に変換さ
れる。アンプ２と関連してAGC回路４、ペデスタルクラ
ンプ回路５が設けられている。即ち、AGC回路４では、
ビデオ信号SVが一定利得となるようにされる。また、ペ
デスタルクランプ回路５は、いわゆるフィードバックク
ランプであり、ビデオ信号SVのペデスタルレベルを、図
示せぬ基準電圧と比較して誤差電圧をアンプ２の入力側
にフィードバックし、ビデオ信号SVのデペスタルレベル
を所定のレベルにクランプするようにしている。In FIG. 1, an analog video signal SV, for example, a MUSE signal from an input terminal 1 is supplied to an amplifier 2. The video signal SV amplified by the amplifier 2 is output to the A / D converter 3
And converted into an 8-bit digital signal, for example. An AGC circuit 4 and a pedestal clamp circuit 5 are provided in association with the amplifier 2. That is, in the AGC circuit 4,
The video signal SV has a constant gain. The pedestal clamp circuit 5 is a so-called feedback clamp. The pedestal clamp circuit 5 compares the pedestal level of the video signal SV with a reference voltage (not shown) and feeds back an error voltage to the input side of the amplifier 2 to set the pedestal level of the video signal SV to a predetermined level. Try to clamp to the level.
A/Dコンバータ３からのディジタルビデオ信号SVDは、
メモリ６及びラッチ７に供給される。上述のディジタル
ビデオ信号SVDは、メモリ６にて時間軸圧縮される。こ
の時間軸圧縮により、ディジタルビデオ信号SVD間に水
平ブランキング期間Tb、即ち、データ欠如期間が形成さ
れる。時間軸圧縮されたディジタルビデオ信号SVDは、
スイッチ８の一方の入力端子8aに供給される。The digital video signal SVD from the A / D converter 3 is
It is supplied to the memory 6 and the latch 7. The above-mentioned digital video signal SVD is time-base compressed in the memory 6. By this time axis compression, a horizontal blanking period Tb, that is, a data absence period, is formed between the digital video signals SVD. The digital video signal SVD compressed on the time axis is
The signal is supplied to one input terminal 8a of the switch 8.
一方、端子９に供給されるサンプリングパルスPSは、
入力されるとビデオ信号SVの０％レベル時に立上がるク
ロックであり、このサンプリングパルスPSは、ラッチ７
に供給される。尚、MUSE信号の場合には、水平ブランキ
ング期間Tb内に、ビデオ信号SVの０％レベルがないた
め、フレームパルスの後の部分を用いる。この部分には
０％レベルが約１μsecある。On the other hand, the sampling pulse PS supplied to the terminal 9 is
When input, it is a clock which rises at the 0% level of the video signal SV.
Supplied to In the case of the MUSE signal, the portion after the frame pulse is used because there is no 0% level of the video signal SV in the horizontal blanking period Tb. This part has a 0% level of about 1 μsec.
サンプリングパルスPSがラッチ７に供給されると、ラ
ッチ７は、その時点のディジタルビデオ信号SVDにおけ
るディジタルデータを保持する。When the sampling pulse PS is supplied to the latch 7, the latch 7 holds the digital data in the digital video signal SVD at that time.
ラッチされたディジタルデータは、上述したようにビ
デオ信号SVの０％レベルを表すもので、これにより、ペ
デスタルレベルが検出される。このペデスタルレベルの
出力がスイッチ８の他方の入力端子8bに供給される。こ
のスイッチ８によってデータ欠如期間がペデスタルレベ
ルに置き換えられる。As described above, the latched digital data represents the 0% level of the video signal SV, and the pedestal level is detected. This pedestal level output is supplied to the other input terminal 8b of the switch 8. This switch 8 replaces the data absence period with the pedestal level.
水平ブランキング期間Tbに同期した制御信号HBLKが、
端子10を介してスイッチ８に供給され、このスイッチ８
を制御する。また、それと共に、上述の制御信号HBLKが
同期、バースト発生回路11に供給される。制御信号HBLK
により、水平ブランキング期間Tbでは、入力端子8b及び
出力端子8cが接続され、ラッチ７からの８ビットのディ
ジタルデータが加算回路12に供給される。The control signal HBLK synchronized with the horizontal blanking period Tb is
The signal is supplied to the switch 8 via the terminal 10, and the switch 8
Control. At the same time, the above-described control signal HBLK is supplied to the synchronization and burst generation circuit 11. Control signal HBLK
Accordingly, in the horizontal blanking period Tb, the input terminal 8b and the output terminal 8c are connected, and 8-bit digital data from the latch 7 is supplied to the addition circuit 12.
また、水平ブランキング期間Tb以外では、上述の制御
信号HBLKによって、スイッチ８が再び切り替えられて、
スイッチ８の入力端子8a、出力端子8cが接続される。そ
して時間軸圧縮されたディジタルビデオ信号SVDがスイ
ッチ８、加算回路12を経て、D/Aコンバータ13に供給さ
れ、量子化数９ビットでアナログ化され端子14に出力さ
れる。In addition, during the period other than the horizontal blanking period Tb, the switch 8 is switched again by the above-described control signal HBLK,
The input terminal 8a and the output terminal 8c of the switch 8 are connected. The time-compressed digital video signal SVD is supplied to the D / A converter 13 via the switch 8 and the adder circuit 12, and is converted into an analog signal with a quantization number of 9 bits and output to the terminal 14.
一方、同期、バースト発生回路11では、上述の制御信
号HBLKに従って、負極性の同期信号SC及びバースト信号
BSTを形成して、加算回路12に供給する。ペデスタルレ
ベルのディジタルデータには、加算回路12にて同期信号
SC呼びバースト信号BSTが加算される。On the other hand, in the synchronization and burst generation circuit 11, according to the control signal HBLK described above, the synchronization signal SC and the burst signal
The BST is formed and supplied to the adding circuit 12. The pedestal level digital data is synchronized by the adder 12
The SC call burst signal BST is added.
前述したように、ラッチ７から供給されるディジタル
データは、ビデオ信号SVの０％レベルを表しており、こ
のディジタルデータがペデスタルレベルとされる。この
ペデスタルレベルに同期信号SC及びバースト信号BSTが
加算される。As described above, the digital data supplied from the latch 7 represents the 0% level of the video signal SV, and this digital data is set to the pedestal level. The synchronization signal SC and the burst signal BST are added to the pedestal level.
ディジタルビデオ信号SVD、同期信号SC、バースト信
号BSTはD/Aコンバータ13に於いて量子化数９ビットでア
ナログ化され、これにより、記録信号が得られ、端子14
に出力される。端子14からは図示せぬも、FM変調回路に
供給される。The digital video signal SVD, the synchronization signal SC, and the burst signal BST are converted into analog signals by a D / A converter 13 with a quantization number of 9 bits, whereby a recording signal is obtained.
Is output to Although not shown, the signal is supplied from a terminal 14 to an FM modulation circuit.
尚、この発明では、MUSE信号を例に説明しているが、
これに限定されるものではなく、他の信号に対し、同期
信号SC、バースト信号BSTを挿入することもできるもの
である。In the present invention, the MUSE signal is described as an example.
The present invention is not limited to this, and the synchronization signal SC and the burst signal BST can be inserted into other signals.
この発明によれば、映像信号記録回路に於いて、ディ
ジタルビデオ信号を時間軸圧縮してデータ欠如期間を形
成すると共に、ディジタルビデオ信号のペデスタルレベ
ルを検出し、データ欠如期間をペデスタルレベルに置換
え、ディジタルビデオ信号のデータ欠如期間に同期信号
を付加することにより、ビデオ信号にのみダイナミック
レンジを割り当てることができるという効果がある。こ
れにより、S/Nの低下が防止できるという効果がある。According to the present invention, in a video signal recording circuit, a digital video signal is compressed on a time axis to form a data absence period, a pedestal level of the digital video signal is detected, and the data absence period is replaced with a pedestal level. By adding a synchronizing signal during a data absence period of a digital video signal, there is an effect that a dynamic range can be assigned only to a video signal. Thereby, there is an effect that a decrease in S / N can be prevented.
また、ビデオ信号に対し、同期信号及びバースト信号
の夫々のペデスタルレベルを所定のレベルにクランプで
き、A/D変換前にペデスタル変動があってもビデオ信
号、同期信号及びバースト信号との間でペデスタルレベ
ルに段差を生ずることがないという効果がある。これに
より、同期信号の検出レベルが変化せず、精度が工場す
るという効果がある。In addition, the pedestal level of each of the synchronization signal and the burst signal can be clamped to a predetermined level with respect to the video signal, and even if there is pedestal fluctuation before A / D conversion, the pedestal level between the video signal, the synchronization signal, and the burst signal is reduced. There is an effect that a level difference does not occur. As a result, there is an effect that the detection level of the synchronization signal does not change and the accuracy is reduced.
第１図はこの発明の一実施例を示すブロック図、第２図
は夫々MUSE信号の波形図、第３図乃至第５図は夫々従来
例のブロック図である。 図面に於ける主要な符号の説明 ６、36、43:メモリ、7:ラッチ、８、44:スイッチ、７、
12:加算回路、21:時間軸圧縮回路、SVD:ディジタルビデ
オ信号、Tb:水平ブランキング期間、SC:同期信号。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a waveform diagram of a MUSE signal, and FIGS. 3 to 5 are block diagrams of a conventional example. Description of main reference numerals in the drawings 6, 36, 43: memory, 7: latch, 8, 44: switch, 7,
12: Addition circuit, 21: Time axis compression circuit, SVD: Digital video signal, Tb: Horizontal blanking period, SC: Synchronization signal.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−176380（ＪＰ，Ａ) 特開 昭58−188979（ＪＰ，Ａ) 特開 昭62−141871（ＪＰ，Ａ) 特開 昭63−252082（ＪＰ，Ａ) 特開 昭53−40211（ＪＰ，Ａ) 特開 昭57−87266（ＪＰ，Ａ) 実開 昭63−65167（ＪＰ，Ｕ) 実開 昭61−163492（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/14 - 5/217──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-62-176380 (JP, A) JP-A-58-1888979 (JP, A) JP-A-62-141871 (JP, A) JP-A 63-17681 252082 (JP, A) JP-A-53-40211 (JP, A) JP-A-57-87266 (JP, A) JP-A-63-65167 (JP, U) JP-A-61-163492 (JP, U) (58) Field surveyed (Int.Cl. 6 , DB name) H04N 5/14-5/217
Claims (1)
号に変換するA/D変換手段と、 上記A/D変換手段で変換されたディジタルビデオ信号を
時間軸圧縮するメモリと、 上記A/D変換手段で変換されたディジタルビデオ信号の
ペデスタルレベルを検出する検出手段と、 上記メモリの出力信号の時間軸圧縮で得られたデータ欠
如期間のレベルを、上記検出手段で検出された上記ペデ
スタルレベルに置換えるスイッチング手段と、 上記スイッチング手段の上記データ欠如期間の出力に対
して同期信号を加算する加算手段と、 上記A/D変換手段の量子化ビット数よりも多い量子化ビ
ット数で、上記加算手段からの出力されたディジタルビ
デオ信号をアナログビデオ信号へ変換するD/A変換手段
と からなる映像信号記録回路。An A / D converter for converting an analog video signal into a digital video signal; a memory for compressing a time axis of the digital video signal converted by the A / D converter; Detecting means for detecting a pedestal level of the converted digital video signal; and switching for replacing a level in a data absence period obtained by time axis compression of the output signal of the memory with the pedestal level detected by the detecting means. Means, an addition means for adding a synchronization signal to the output of the data absence period of the switching means, and a larger number of quantization bits than the number of quantization bits of the A / D conversion means, from the addition means A video signal recording circuit comprising D / A conversion means for converting an output digital video signal into an analog video signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272297A JP2805772B2 (en) | 1988-10-28 | 1988-10-28 | Video signal recording circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272297A JP2805772B2 (en) | 1988-10-28 | 1988-10-28 | Video signal recording circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119468A JPH02119468A (en) | 1990-05-07 |
| JP2805772B2 true JP2805772B2 (en) | 1998-09-30 |
Family
ID=17511905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272297A Expired - Fee Related JP2805772B2 (en) | 1988-10-28 | 1988-10-28 | Video signal recording circuit |
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| JP (1) | JP2805772B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS62176380A (en) * | 1986-01-30 | 1987-08-03 | Mitsubishi Electric Corp | Digital recording and reproducing device for color picture |
-
1988
- 1988-10-28 JP JP63272297A patent/JP2805772B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02119468A (en) | 1990-05-07 |
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