JP2805704B2 - Time axis correction device - Google Patents
Time axis correction deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオデイスクからの再生ビデオ信号の時
間軸補正等に用いられる時間軸補正装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis correction device used for time axis correction and the like of a reproduced video signal from a video disk.
本発明は時間軸補正装置に関し、電圧制御型の可変遅
延線を有し、この遅延線の出力信号のデユーテイ比が50
％となるように入力信号の帰還制御を行うことにより、
時間軸補正を行う際に電源電圧を制御した場合にもデュ
ーティ比が50％に保たれることで、常に２次歪のない良
好な遅延を行えるようにするものである。The present invention relates to a time axis correction device, which has a voltage-controlled variable delay line, and a duty ratio of an output signal of the delay line is 50%.
% By performing feedback control of the input signal so that
Even when the power supply voltage is controlled when performing the time axis correction, the duty ratio is maintained at 50% so that a good delay without secondary distortion can always be performed.
いわゆるCMOSインバータ回路を多数段（例えば３万
段：偶数段）縦続に接続して可変遅延線を形成すること
が行われている。2. Description of the Related Art A so-called CMOS inverter circuit is cascaded in a large number of stages (for example, 30,000 stages: even number stages) to form a variable delay line.
このような遅延線において各インバータ回路に印加さ
れる電源電圧を制御することによつて、上述の例で±20
μsec程度の遅延量の可変を行うことができ、これによ
つて例えばビデオデイスクからの再生ビデオ信号のRF段
での時間軸補正に用いることができる。By controlling the power supply voltage applied to each inverter circuit in such a delay line, ± 20% in the above example can be obtained.
A delay amount of about μsec can be varied, and this can be used, for example, for time axis correction at the RF stage of a reproduced video signal from a video disk.
ところが上述の装置において、上述のCMOSインバータ
回路は一般に２次歪特性が極めて悪く、またばらつきも
大きいために、ビデオ信号に用いた場合には特に色飽和
度の高い場合にカラービート成分が現れ、画質を極めて
劣化させてしまう。However, in the above-described device, the above-mentioned CMOS inverter circuit generally has extremely poor second-order distortion characteristics and large variations. Therefore, when used for a video signal, a color beat component appears particularly when the color saturation is high, The image quality is extremely deteriorated.
すなわち上述の時間軸補正を行うために電源電圧を制
御すると、出力信号のデューティ比が50％から変動し、
デューティ比が50％からずれることで出力信号の２次歪
特性が悪化してしまう。またこの２次歪がインバータ回
路の電源電圧の変化によつて変動するため、上述の時間
軸補正を行うと画面の位置（垂直方向）によつてビート
成分の発生が偏在し、極めて劣悪な画質になつてしまう
おそれがあつた。That is, when the power supply voltage is controlled to perform the above-described time axis correction, the duty ratio of the output signal fluctuates from 50%,
When the duty ratio deviates from 50%, the secondary distortion characteristics of the output signal deteriorate. Further, since the secondary distortion varies due to the change in the power supply voltage of the inverter circuit, if the above-described time axis correction is performed, beat components are unevenly distributed depending on the screen position (vertical direction), and the image quality is extremely poor. There was a risk of becoming.
この出願はこのような点に鑑みてなされたものであ
る。The present application has been made in view of such points.
本発明は、FM入力信号（端子（１））がコンデンサ
（４）を介して供給されると共に電源電圧を可変するこ
とにより上記FM入力信号の遅延量を可変するCMOSインバ
ータ（５）と、上記CMOSインバータの出力信号が供給さ
れるFM復調器（６）と、上記FM復調器出力の同期信号
（分離回路（７））と基準同期信号（端子（９））の位
相差を比較する位相比較器（８）と、上記位相比較器の
出力電圧を上記CMOSインバータの遅延制御用の電源電圧
として供給する駆動回路（10）と、上記CMOSインバータ
の出力を積分する積分器（抵抗器（11）、コンデンサ
（12））と、上記駆動回路の出力電圧を所定分圧比で分
圧する分圧回路（抵抗器（16）（17））と、上記積分器
の出力電圧が一方の入力端子に供給されると共に、上記
分圧回路の出力電圧が他方の入力端子に供給されて上記
積分器の出力電圧と上記分圧回路の出力電圧との差を減
少させる帰還アンプ（15）とを有し、上記帰還アンプの
出力電圧を上記CMOSインバータの入力バイアス電圧とし
て供給（抵抗器（21））するようにしたことを特徴とす
る時間軸補正装置である。According to the present invention, there is provided a CMOS inverter (5) that varies an amount of delay of the FM input signal by supplying an FM input signal (terminal (1)) via a capacitor (4) and varying a power supply voltage. An FM demodulator (6) to which an output signal of a CMOS inverter is supplied, and a phase comparison for comparing a phase difference between a synchronizing signal (separating circuit (7)) of the FM demodulator output and a reference synchronizing signal (terminal (9)). (8), a drive circuit (10) for supplying the output voltage of the phase comparator as a power supply voltage for delay control of the CMOS inverter, and an integrator (resistor (11) for integrating the output of the CMOS inverter. , A capacitor (12)), a voltage dividing circuit (resistors (16), (17)) for dividing the output voltage of the driving circuit at a predetermined dividing ratio, and an output voltage of the integrator is supplied to one input terminal. And the output voltage of the voltage divider circuit A feedback amplifier (15) for reducing the difference between the output voltage of the integrator and the output voltage of the voltage divider circuit, and supplying the output voltage of the feedback amplifier as an input bias voltage of the CMOS inverter ( A time axis correction device characterized by using a resistor (21).
これよれば、出力信号の積分値と制御電圧の1/2とが
等しくなるように入力信号が帰還制御されることによつ
て、出力信号のデユーテイ比が50％とされ、上述の時間
軸補正を行う際に電源電圧を制御した場合にもデューテ
ィ比が50％に保たれることで２次歪の発生が解消され、
簡単な構成で良好な可変遅延を行うことができる。According to this, the input signal is feedback-controlled so that the integral value of the output signal is equal to 1/2 of the control voltage, so that the duty ratio of the output signal is 50%, and the above-described time axis correction is performed. When the power supply voltage is controlled when performing the above, the duty ratio is maintained at 50%, thereby eliminating the occurrence of the secondary distortion,
Good variable delay can be performed with a simple configuration.
第１図において、（１）は入力端子であつて、例えば
ビデオデイスクから再生され、いわゆる再生イコライ
ザ、音声トラツプされた後のFMビデオ信号（RF信号）が
供給される。この端子（１）からのビデオ信号がリミツ
タ（２）及びバンドパスフイルタ（３）に供給されて波
形が正弦波とされ、この正弦波信号VSがコンデンサ
（４）を通じてCMOSインバータ（51）（52）…（5n）
（ｎは例えば３万）が縦続に接続された遅延線（５）に
供給される。In FIG. 1, reference numeral (1) denotes an input terminal, which is reproduced from, for example, a video disk, and supplies a so-called reproduction equalizer, and an FM video signal (RF signal) after audio trapping. The video signal from the terminal (1) is Rimitsuta (2) and is supplied to a band-pass filter (3) waveform is a sine wave, CMOS inverter sine wave signal V S is through a capacitor (4) (51) ( 52)… (5n)
(N is, for example, 30,000) is supplied to a cascade-connected delay line (5).
さらにこの遅延線（５）の出力信号V0がFM復調器
（６）を通じて水平同期分離回路（７）に供給され、分
離された水平同期信号が位相比較器（８）に供給されて
端子（９）からの基準の水平同期信号と位相比較され
る。この比較出力が駆動回路（10）に供給され、形成さ
れた制御電圧VCが遅延線（５）を形成する各CMOSインバ
ータ回路（51）〜（5n）の電源として印加される。Furthermore the output signal V 0 which delay line (5) is supplied to the horizontal sync separator circuit (7) through the FM demodulator (6), is supplied to the separated horizontal synchronizing signal is a phase comparator (8) of the terminals ( The phase is compared with the reference horizontal synchronization signal from 9). This comparison output is supplied to the drive circuit (10), formed by the control voltage V C is applied as a power source for the CMOS inverter circuit for forming a delay line (5) (51) ~ (5n).
これによつて再生信号中の水平同期信号と基準の水平
同期信号との位相が一致するように時間軸補正が行われ
る。As a result, the time axis is corrected so that the phase of the horizontal synchronization signal in the reproduction signal coincides with the phase of the reference horizontal synchronization signal.
そしてさらに遅延線（５）の出力信号V0が積分器を形
成する抵抗器（11）及びコンデンサ（12）を介してアン
プ（13）の非反転入力に供給され、このアンプ（13）の
出力が反転入力に帰還されると共に、この出力V1が抵抗
器（14）を通じてアンプ（15）の反転入力に供給され
る。また駆動回路（10）からの電圧VCが抵抗値の等しい
抵抗器（16）（17）の分圧回路を通じて接地され、この
分圧点に得られるVC/2の電圧V2がコンデンサ（18）を介
してアンプ（15）の非反転入力に供給される。このアン
プ（15）の出力が抵抗器（19）及びコンデンサ（20）の
並列回路を通じて反転入力に帰還されると共に、この出
力V3が抵抗器（21）を通じて遅延線（５）の入力に供給
される。Further, the output signal V 0 of the delay line (5) is supplied to the non-inverting input of the amplifier (13) via the resistor (11) and the capacitor (12) forming an integrator, and the output of the amplifier (13) is output. There while being fed back to the inverting input, the output V 1 is supplied to the inverting input of the amplifier (15) through a resistor (14). Further, the voltage V C from the driving circuit (10) is grounded through the voltage dividing circuit of the resistors (16) and (17) having the same resistance value, and the voltage V 2 of V C / 2 obtained at this voltage dividing point is a capacitor ( 18) is supplied to the non-inverting input of the amplifier (15). While being fed back to the inverting input through the parallel circuit of the amplifier output (15) of the resistor (19) and a capacitor (20), supplied to the input of the delay line (5) The output V 3 is via a resistor (21) Is done.
従つてこの装置において、アンプ（13）からは遅延線
（５）の出力V0が積分された平均値が取出され、この平
均の電圧V1と抵抗器（16）（17）からのVC/2の電圧V2と
の差電圧（V2−V1）がアンプ（15）で 但し抵抗器（19）の抵抗値 ≫抵抗器（14）の抵抗値 倍されて電圧V3が形成される。In accordance connexion this device, from the amplifier (13) mean that the output V 0 which delay line (5) is integrated is taken out, V C from voltages V 1 and the resistor of the mean (16) (17) The difference voltage (V 2 −V 1 ) from the voltage V 2 of / 2 is output by the amplifier (15). However the voltage V 3 is formed by the resistance value times the resistance value of the resistor (19) »resistor (14).
そしてこの電圧V3にて遅延線（５）の入力VSがバイア
スされることにより、第２図Ａに示すように出力V0の上
側パルスが広くなつたときに電圧V1が上昇し、V3が低下
されて入力バイアスが下げられ、出力V0の上側パルスが
細くなるように制御が行われる。また同図Ｂに示すよう
に出力V0の下側パルスが広くなつたときは電圧V1が低下
し、V3が上昇されて入力バイアスが上げられ、出力V0の
下側パルスが細くなるように制御が行われる。When the input V S of the delay line (5) is biased by the voltage V 3 , the voltage V 1 rises when the upper pulse of the output V 0 becomes wide as shown in FIG. 2A, V 3 is lowered input bias is reduced, controlled such that the upper pulse becomes narrower output V 0 is performed. The drops are voltages V 1 when the lower pulse output V 0 as shown in Figure B was wide summer, the input bias raised V 3 is raised, the lower pulse becomes narrower output V 0 The control is performed as follows.
すなわちこの装置において、出力V0のデユーテイ比が
50％になるように制御が行われ、CMOSインバータ回路の
出力は高電位がVC、低電位が接地電位であることから、
デユーテイ比が50％であれば２次歪の発生することがな
い。That is, in this device, the duty ratio of the output V 0 is
Control is performed to be 50%, and the output of the CMOS inverter circuit is V C at the high potential and the ground potential at the low potential.
If the duty ratio is 50%, no secondary distortion occurs.
こうして上述の装置によれば、出力信号の積分値と制
御電圧の1/2とが等しくなるように入力信号が帰還制御
されることによつて出力信号のデユーテイ比が50％とさ
れ上述の時間軸補正を行う際に電源電圧を制御した場合
にもデューティ比が50％に保たれることで２次歪の発生
が解消され簡単な構成で良好な可変遅延を行うことがで
きる。In this way, according to the above-described device, the duty ratio of the output signal is set to 50% by performing feedback control of the input signal so that the integral value of the output signal is equal to 1/2 of the control voltage, and the above-described time period is obtained. Even when the power supply voltage is controlled when performing the axis correction, the duty ratio is maintained at 50%, so that the occurrence of secondary distortion is eliminated, and a good variable delay can be performed with a simple configuration.
なお上述の装置によれば、インバータ回路等のばらつ
きに対しても無調整で改善することができる。In addition, according to the above-described device, it is possible to improve the variation of the inverter circuit and the like without adjustment.
さらに補正が制御電圧VCに追従して常に行われるの
で、特に時間軸補正等の補正量が刻々に変化されるよう
な場合にも良好に動作させることができる。Further, since correction is performed at all times to follow the control voltage V C, it can also work well in the case in particular, such as the correction amount of time base correction and the like are changed every moment.
この発明によれば、出力信号の積分値と制御電圧の1/
2とが等しくなるように入力信号が帰還制御されること
によつて出力信号のデユーテイ比が50％とされ上述の時
間軸補正を行う際に電源電圧を制御した場合にもデュー
ティ比が50％に保たれることで２次歪の発生が解消され
簡単な構成で良好な可変遅延を行うことができるように
なつた。According to the present invention, the integral value of the output signal and 1 / the control voltage
The duty ratio of the output signal is set to 50% by performing the feedback control of the input signal so that 2 becomes equal to the duty ratio. Even when the power supply voltage is controlled when performing the above-described time axis correction, the duty ratio is set to 50%. , The occurrence of second-order distortion is eliminated, and good variable delay can be performed with a simple configuration.
第１図は本発明の一例の構成図、第２図はその説明のた
めの図である。 （１）は入力端子、（２）はリミツタ、（３）はバンド
パスフイルタ、（４）（12）（18）（20）はコンデン
サ、（５）は遅延線、（６）は復調器、（７）は同期分
離回路、（８）は位相比較器、（９）は端子、（10）は
駆動回路、（11）（14）（16）（17）（19）（21）は抵
抗器、（13）（15）はアンプである。FIG. 1 is a configuration diagram of an example of the present invention, and FIG. 2 is a diagram for explaining the configuration. (1) is an input terminal, (2) is a limiter, (3) is a bandpass filter, (4), (12), (18), and (20) are capacitors, (5) is a delay line, (6) is a demodulator, (7) is a sync separation circuit, (8) is a phase comparator, (9) is a terminal, (10) is a drive circuit, (11) (14) (16) (17) (19) (21) is a resistor , (13) and (15) are amplifiers.
Claims (1)
ると共に電源電圧を可変することにより上記FM入力信号
の遅延量を可変するCMOSインバータと、 上記CMOSインバータの出力信号が供給されるFM復調器
と、 上記FM復調器出力の同期信号と基準同期信号の位相差を
比較する位相比較器と、 上記位相比較器の出力電圧を上記CMOSインバータの遅延
制御用の電源電圧として供給する駆動回路と、 上記CMOSインバータの出力を積分する積分器と、 上記駆動回路の出力電圧を所定分圧比で分圧する分圧回
路と、 上記積分器の出力電圧が一方の入力端子に供給されると
共に、上記分圧回路の出力電圧が他方の入力端子に供給
されて上記積分器の出力電圧と上記分圧回路の出力電圧
との差を減少させる帰還アンプとを有し、 上記帰還アンプの出力電圧を上記CMOSインバータの入力
バイアス電圧として供給するようにした ことを特徴とする時間軸補正装置。1. A CMOS inverter for supplying an FM input signal via a capacitor and varying a power supply voltage to vary a delay amount of the FM input signal, and an FM demodulator to which an output signal of the CMOS inverter is supplied. A phase comparator for comparing a phase difference between a synchronization signal of the FM demodulator output and a reference synchronization signal, and a drive circuit for supplying an output voltage of the phase comparator as a power supply voltage for delay control of the CMOS inverter. An integrator for integrating the output of the CMOS inverter; a voltage dividing circuit for dividing the output voltage of the driving circuit at a predetermined voltage dividing ratio; and an output voltage of the integrator supplied to one input terminal. A feedback amplifier that supplies the output voltage of the voltage divider circuit to the other input terminal to reduce the difference between the output voltage of the integrator and the output voltage of the voltage divider circuit. A time axis correction device characterized in that it is supplied as an input bias voltage of a CMOS inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035556A JP2805704B2 (en) | 1988-02-18 | 1988-02-18 | Time axis correction device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63035556A JP2805704B2 (en) | 1988-02-18 | 1988-02-18 | Time axis correction device |
Publications (2)
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|---|---|
| JPH01212017A JPH01212017A (en) | 1989-08-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035556A Expired - Fee Related JP2805704B2 (en) | 1988-02-18 | 1988-02-18 | Time axis correction device |
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Family Cites Families (2)
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1988
- 1988-02-18 JP JP63035556A patent/JP2805704B2/en not_active Expired - Fee Related
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