JP2798447B2 - Field-effect transistor bias circuit - Google Patents
Field-effect transistor bias circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置等に用いられる電界効果トランジス
タ（FET）のバイアス回路に関する。The present invention relates to a field effect transistor (FET) bias circuit used for a communication device and the like.
従来、この種のFETバイアス回路として、可変抵抗に
よってゲートバイアス電圧を変化制御するものが用いら
れている。例えば、第２図はその一例である。図におい
て、１はFETであり、このFET1のゲートは大電流防止抵
抗６及び保護用抵抗７を介してバイアス供給電源４に接
続している。また、このバイアス供給電源４にはバイア
ス設定用の可変抵抗器３及びエート零電圧防止抵抗８を
接続している。そして、可変抵抗器３の可動接点を前記
抵抗6,7の接続点に接続している。Heretofore, as this type of FET bias circuit, a circuit that controls the change of a gate bias voltage by a variable resistor has been used. For example, FIG. 2 shows an example. In the figure, reference numeral 1 denotes an FET. The gate of the FET 1 is connected to a bias supply power supply 4 via a large current prevention resistor 6 and a protection resistor 7. Further, the bias supply power supply 4 is connected with a variable resistor 3 for setting a bias and an ATE zero voltage prevention resistor 8. The movable contact of the variable resistor 3 is connected to the connection point between the resistors 6 and 7.
この構成では、可変抵抗器３の可動接点を調整するこ
とで、可動接点からゲート供給電源４に印加されるゲー
ト電圧−V9を分圧した電圧が得られ、この分圧した電圧
をゲート電圧としてFET1のゲートに供給することができ
る。In this configuration, by adjusting the movable contact of the variable resistor 3, a voltage obtained by dividing the gate voltage −V 9 applied to the gate power supply 4 from the movable contact can be obtained. Can be supplied to the gate of FET1.
上述した従来のバイアス回路では、バイアス点の設定
を可変抵抗器３による分圧で実現しているため、FET1の
ゲート側にカスケードに抵抗が接続された状態となって
いる。このため、FET1のゲート耐圧が低くて、ゲートに
ブレークダウンによるリーク電流が流れるような場合に
は、その電流が比較的大きくなると、そのリーク電流と
ゲートにカスケードに接続されている抵抗とで電圧降下
が生じる。これにより、第３図に示すように、ゲートの
バイアス電圧VGSが当初の設定値Ａより設定値Ｂのよう
に正側に動き、これに伴いドレイン電流IDが過剰に流
れ、第４図に破線で示すように、無駄な電力がFETで消
費されることとなり、効率が低下するという問題があ
る。In the above-described conventional bias circuit, since the setting of the bias point is realized by the voltage division by the variable resistor 3, a resistor is cascade-connected to the gate side of the FET1. For this reason, if the gate breakdown voltage of FET1 is low and a leakage current due to breakdown flows through the gate, if the current becomes relatively large, the voltage will be increased by the leakage current and the resistance cascade-connected to the gate. A descent occurs. As a result, as shown in FIG. 3, the gate bias voltage V GS moves to the positive side from the initial set value A to the set value B, whereby the drain current ID excessively flows. As shown by the broken line, there is a problem that wasteful power is consumed by the FET and the efficiency is reduced.
本発明の目的は、リーク電流によるドレイン電流の過
剰を防止し、FETの効率を改善するFETのバイアス回路を
提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an FET bias circuit that prevents an excessive drain current due to a leak current and improves the efficiency of the FET.
本発明のバイアス回路は、FETのゲートにエミッタホ
ロワ接続したトランジスタと、このトランジスタのベー
スとバイアス供給電源との間に接続したバイアス設定用
の可変抵抗器と、前記トランジスタのエミッタと前記バ
イアス供給電源との間に接続した電流制限用のエミッタ
抵抗とで構成している。A bias circuit according to the present invention includes a transistor having an emitter follower connection to the gate of an FET, a variable resistor for setting a bias connected between the base of the transistor and a bias supply power supply, an emitter of the transistor and the bias supply power supply. And an emitter resistor for current limiting connected between them.
この構成では、トランジスタのベースに接続した可変
抵抗器を調整して該トランジスタからなるエミッタホロ
ワのエミッタ出力電圧を設定することで、FETのゲート
にリーク電流が生じた場合でも、該FETのゲート電圧を
略一定に保ち、ドレイン電流の過剰を防止する。In this configuration, by adjusting the variable resistor connected to the base of the transistor and setting the emitter output voltage of the emitter follower including the transistor, the gate voltage of the FET can be reduced even if a leak current occurs in the gate of the FET. It is kept almost constant to prevent excessive drain current.
また、エミッタ抵抗によりゲート電流の増大を防止
し、ゲートバイアスの不安定化を防止する。In addition, an increase in the gate current is prevented by the emitter resistance, and the instability of the gate bias is prevented.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の回路図であり、特にゲー
トバイアス回路をのみ示した図である。図において、１
はFETであり、このFET1のゲートにはエミッタホロワ接
続したトランジスタ（バイポーラトランジスタ）２を接
続している。FIG. 1 is a circuit diagram of one embodiment of the present invention, particularly showing only a gate bias circuit. In the figure, 1
Denotes a FET, and a transistor (bipolar transistor) 2 connected to an emitter follower is connected to the gate of the FET 1.
即ち、トランジスタ２は、ベースとバイアス供給電源
４との間に可変抵抗器３を接続し、ベースに供給される
電圧を変化制御し得るように構成している。また、トラ
ンジスタ２のコレクタは接地し、エミッタは前記FET1の
ゲートに接続している。また、このエミッタと前記バイ
アス供給電源４との間には電流制限用のエミッタ抵抗５
を接続している。That is, the transistor 2 is configured such that the variable resistor 3 is connected between the base and the bias supply power supply 4 so that the voltage supplied to the base can be changed and controlled. The collector of the transistor 2 is grounded, and the emitter is connected to the gate of the FET1. A current limiting emitter resistor 5 is provided between the emitter and the bias supply power supply 4.
Are connected.
この構成によれば、可変抵抗器３を調整してエミッタ
出力電圧を設定しておけば、トランジスタ２のエミッ
タ、即ち出力側の抵抗は低いため、該エミッタに接続さ
れたFET1のゲートから一定値以上のリーク電流が流れて
も、エミッタの出力電圧は変化されることはない。した
がって、FET1のゲートには略一定の電圧が印加された状
態を保つことができ、これにより、ドレイン電流の増大
を防止し、FET1の効率を改善することが可能となる。According to this configuration, if the emitter output voltage is set by adjusting the variable resistor 3, the resistance of the emitter of the transistor 2, that is, the resistance of the output side is low, so that a constant value is obtained from the gate of the FET 1 connected to the emitter. Even when the above leakage current flows, the output voltage of the emitter is not changed. Therefore, it is possible to keep a state in which a substantially constant voltage is applied to the gate of the FET1, thereby preventing an increase in drain current and improving the efficiency of the FET1.
なお、ゲート電流が一定値を越えたときには、エミッ
タホロワからの電流供給が行われなくなり、ゲートバイ
アスが一定電圧に保持される機能が失われるおそれがあ
るが、FET1のゲートとバイアス供給電源４との間に挿入
したエミッタ抵抗５と、トランジスタ２のエミッタ出力
電圧とで該エミッタ抵抗５を流れる電流を決定しておけ
ば、FET1のゲートからのリーク電流をある一定値以内に
制限することが可能である。When the gate current exceeds a certain value, the current supply from the emitter follower is stopped, and the function of maintaining the gate bias at a constant voltage may be lost. If the current flowing through the emitter resistor 5 is determined by the emitter resistor 5 inserted between the transistor and the emitter output voltage of the transistor 2, the leak current from the gate of the FET 1 can be limited to a certain value. is there.
以上説明したように本発明は、FETのゲートにトラン
ジスタのエミッタホロワ接続し、かつこのトランジスタ
のベースとバイアス供給電源との間にバイアス設定用の
可変抵抗器を接続しているので、可変抵抗器を調整して
エミッタ出力電圧を設定することで、FETのゲートにリ
ーク電流が生じた場合でも、該FETのゲート電圧を略一
定に保ち、ドレイン電流の過剰を防止することができ
る。As described above, in the present invention, the emitter follower connection of the transistor is connected to the gate of the FET, and the variable resistor for setting the bias is connected between the base of the transistor and the bias power supply. By adjusting and setting the emitter output voltage, even when a leak current occurs in the gate of the FET, it is possible to keep the gate voltage of the FET substantially constant and prevent an excessive drain current.
また、トランジスタのエミッタとバイアス供給電源と
の間に電流制限用のエミッタ抵抗を接続しているので、
エミッタ出力電圧とエミッタ抵抗とでそこに流れる電流
を決定すれば、FETのゲートのリーク電流を一定値以下
に制限でき、ゲート電流が所定の一定値以上に増大する
ことによって生じるゲートバイアスの不安定化を防止す
ることもできる。Also, since an emitter resistor for current limiting is connected between the emitter of the transistor and the bias power supply,
By determining the current flowing through the emitter output voltage and the emitter resistance, the leakage current at the gate of the FET can be limited to a certain value or less, and the gate bias becomes unstable due to the gate current increasing to a certain value or more. Can also be prevented.
第１図は本発明のバイアス回路の一実施例の回路図、第
２図は従来のバイアス回路の回路図、第３図はFETのゲ
ート電圧−ドレイン電流の特性図、第４図はFETにおけ
る入力電力−出力電力及びドレイン電流の特性図であ
る。 １……FET、２……トランジスタ（エミッタホロワ）,3
……可変抵抗器、４……バイアス供給電源、５……エミ
ッタ抵抗、６……大電流防止抵抗、７……保護用抵抗、
８……ゲート零電圧防止抵抗。FIG. 1 is a circuit diagram of an embodiment of a bias circuit of the present invention, FIG. 2 is a circuit diagram of a conventional bias circuit, FIG. 3 is a characteristic diagram of a gate voltage-drain current of an FET, and FIG. It is a characteristic diagram of input power-output power and drain current. 1 ... FET, 2 ... Transistor (emitter follower), 3
... variable resistor, 4 ... bias supply power supply, 5 ... emitter resistor, 6 ... large current prevention resistor, 7 ... protection resistor,
8: Gate zero voltage prevention resistor.
Claims (1)
ホロワ接続したトランジスタと、このトランジスタのベ
ースとバイアス供給電源との間に接続したバイアス設定
用の可変抵抗器と、前記トランジスタのエミッタと前記
バイアス供給電源との間に接続した電流制限用の低抵抗
のエミッタ抵抗とで構成したことを特徴とする電解効果
トランジスタのバイアス回路。1. A transistor having an emitter follower connected to the gate of a field effect transistor, a variable resistor for setting a bias connected between a base of the transistor and a bias power supply, an emitter of the transistor and the bias power supply. A bias circuit for a field effect transistor, comprising a current limiting low-resistance emitter resistor connected between the two.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300888A JP2798447B2 (en) | 1989-11-21 | 1989-11-21 | Field-effect transistor bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300888A JP2798447B2 (en) | 1989-11-21 | 1989-11-21 | Field-effect transistor bias circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03162110A JPH03162110A (en) | 1991-07-12 |
| JP2798447B2 true JP2798447B2 (en) | 1998-09-17 |
Family
ID=17890331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300888A Expired - Fee Related JP2798447B2 (en) | 1989-11-21 | 1989-11-21 | Field-effect transistor bias circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798447B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62126705A (en) * | 1985-11-27 | 1987-06-09 | Mitsubishi Electric Corp | Voltage/current conversion circuit |
-
1989
- 1989-11-21 JP JP1300888A patent/JP2798447B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03162110A (en) | 1991-07-12 |
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