JP2796813B2 - Connector assembly - Google Patents
Connector assemblyInfo
- Publication number
- JP2796813B2 JP2796813B2 JP63284102A JP28410288A JP2796813B2 JP 2796813 B2 JP2796813 B2 JP 2796813B2 JP 63284102 A JP63284102 A JP 63284102A JP 28410288 A JP28410288 A JP 28410288A JP 2796813 B2 JP2796813 B2 JP 2796813B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- connector
- output
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Details Of Connecting Devices For Male And Female Coupling (AREA)
- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子回路の相互間を電気的に接続するコネ
クタに関するものである。Description: TECHNICAL FIELD The present invention relates to a connector for electrically connecting electronic circuits to each other.
（従来の技術） 電子回路の相互間を電気的に接続する手段として、接
続、取外しの便等のためにコネクタが使用されている。(Prior Art) As means for electrically connecting electronic circuits to each other, connectors are used for convenience of connection and detachment.
ところで、これまでのコネクタは、通常は、第7A図に
示すように、互いに組合うコネクタ1a,1bの一方1aに接
続された電線2a,3a,4a,…,naと他方1bに接続された電線
2b,3b,4b,…nb（プリント基板上に直接配線された電線
を含む）とが一対一に対応するように、即ち電線2aと電
線2b、電線3aと電線3b、……、電線naと電線nbとが接続
されるように構成されていた。またそうでない場合であ
っても、第7B図に示すように、一方のコネクタ1a′に接
続された電線2a′,3a′,4a′，…,na′のうちの一本の
グランド線na′と、他方のコネクタ1b′に接続された電
線2b′,3b′,4b′，…,nb′のうちの複数のグランド線n
b′とを接続し、他の電線については一対一に接続する
のが通常であった。By the way, the conventional connectors are usually connected to the electric wires 2a, 3a, 4a,..., Na connected to one of the mating connectors 1a, 1b and the other 1b, as shown in FIG. 7A. Electrical wire
2b, 3b, 4b,... Nb (including wires directly wired on the printed circuit board) correspond one-to-one, ie, wires 2a and 2b, wires 3a and 3b,. It was configured to be connected to the electric wire nb. Even if this is not the case, as shown in FIG. 7B, one ground wire na 'of the wires 2a', 3a ', 4a',..., Na 'connected to one connector 1a'. And a plurality of ground wires n of the wires 2b ', 3b', 4b ', ..., nb' connected to the other connector 1b '.
b ', and the other wires were normally connected one-to-one.
（発明が解決しようとする課題） 上記第7A図のように、電線を一対一に接続するコネク
タを用いると該コネクタを経由して伝達すべき信号が増
えるとその分コンタクトの数の多いコネクタが必要とな
り、したがってコネクタの構造が複雑となり、またコネ
クタの各コンタクトと各電線を接続する手間がかかり、
コストアップの要因となっていた。またコンタクトの数
が多いと互いに組合うコネクタの嵌合力を強める必要も
あり、コネクタを頑丈なものにしなければならないため
やはりコストアップの要因となり、かつコネクタが大型
となってしまい、またコネクタの嵌合、取外しのために
強い力を必要とする結果となっていた。(Problems to be Solved by the Invention) As shown in FIG. 7A, when a connector for connecting wires in a one-to-one manner is used, if the number of signals to be transmitted via the connector increases, a connector having a larger number of contacts is required. Required, and therefore the structure of the connector becomes complicated, and it takes time to connect each contact of the connector and each wire,
This was a factor of cost increase. Also, if the number of contacts is large, it is necessary to increase the mating force of the mating connectors, and the connectors must be rugged, which also increases the cost and increases the size of the connectors, In this case, the result required a strong force for removal.
第7B図は、コネクタのコンタクトの数は、図の右側に
接続された電線の数の約半分で済み、コンタクトの数を
減らす目的に沿ってはいるが、このように同一の信号
（ここではグランドライン）を複数に分ける（または一
本にまとめる）だけではコンタクトの数を減らすにも限
界がある。FIG. 7B shows that the number of contacts in the connector is about half the number of wires connected to the right side of the figure, and this is for the purpose of reducing the number of contacts, but thus the same signal (here, Dividing the ground line into a plurality (or combining them into one) has a limit in reducing the number of contacts.
本発明は、上記事情に鑑み、コネクタを経由して伝達
される信号の数と比べ、互いに組合うコネクタのコンタ
クトの数をさらに減らしたコネクタを提供することを目
的とするものである。In view of the above circumstances, an object of the present invention is to provide a connector in which the number of contacts of a connector combined with each other is further reduced as compared with the number of signals transmitted via the connector.
（課題を解決するための手段） 本発明のコネクタ組立体によれば、少なくとも一本の
直列信号入出力用コンタクト、多数の接続ピン、および
前記直列信号入出力用コンタクトと前記接続ピンとをク
ロック信号を基にして順次電気的に接続するスイッチ処
理を行う電子回路を有するコネクタを含むコネクタ組立
体において、前記コネクタに嵌合可能とされ、複数の電
線を含む平坦なケーブルの途中位置に接続される他のコ
ネクタを更に有し、前記コネクタは、更に前記電子回路
に接続されるクロック入力用コンタクトを含み、該クロ
ック入力用コンタクトおよび前記直列信号入出力用コン
タクトは前記他のコネクタに電気的に接続されるための
接触子を備え、前記他のコネクタが前記コネクタに嵌合
されるときに、前記複数の電線の一つである直列信号用
電線を前記直列信号入出力用コンタクトに前記接触子を
介して接続させるとともに、前記電子回路における前記
スイッチ処理のために前記複数の電線の一つに伝送され
るクロック信号を前記接触子を介して前記クロック入力
用コンタクトに送るよう構成されることを特徴とする。(Means for Solving the Problems) According to the connector assembly of the present invention, at least one serial signal input / output contact, a large number of connection pins, and the serial signal input / output contact and the connection pin are connected to a clock signal. In a connector assembly including a connector having an electronic circuit that performs a switching process for sequentially connecting electrical connections based on the connector, the connector assembly can be fitted to the connector and is connected to an intermediate position of a flat cable including a plurality of electric wires. The electronic device further includes another connector, wherein the connector further includes a clock input contact connected to the electronic circuit, and the clock input contact and the serial signal input / output contact are electrically connected to the other connector. The contact is provided, and when the other connector is fitted to the connector, the connector is one of the plurality of electric wires. A serial signal wire is connected to the serial signal input / output contact via the contact, and a clock signal transmitted to one of the plurality of wires for the switch processing in the electronic circuit is connected to the contact. Via the clock input contact.
ここで、前記接続ピンは、プリント基板上に配線され
た電線（プリント配線等）を含む多数の電線に接続され
るためのものである。Here, the connection pins are to be connected to a large number of electric wires including electric wires (such as printed wiring) wired on a printed circuit board.
（作用） 本発明のコネクタ組立体によれば、嵌合可能な一対の
コネクタを含み、その一方のコネクタはスイッチ処理を
行うための電子回路を内蔵するとともに、他方のコネク
タは直列信号用の電線およびクロック信号用の電線を含
む平坦なケーブルに接続され、一方のコネクタに内蔵さ
れた電子回路は、クロック信号用電線から送られるクロ
ック信号により直列信号入出力用コンタクトと接続ピン
とを順次電気的に接続するスイッチ処理を行う。特に本
発明のコネクタ組立体では、クロック信号を外部から、
即ち処理されるか又は処理された信号が伝送される直列
信号用電線を含む同じ平坦ケーブルから受容して、それ
を基にスイッチ処理を行うことができるという利点を有
する。また本発明のコネクタ組立体は、電子回路が内蔵
されるコネクタと、平坦なケーブルに接続される他方の
コネクタとを個別に構成して、その後それらを嵌合でき
るよう構成しているので、それらの組立も容易に行うこ
とができる。(Operation) According to the connector assembly of the present invention, the connector assembly includes a pair of matable connectors, one of which incorporates an electronic circuit for performing switch processing, and the other of which includes an electric wire for serial signal. The electronic circuit built into one connector is connected to a serial signal input / output contact and a connection pin sequentially by a clock signal sent from the clock signal wire. Perform switch processing to connect. In particular, in the connector assembly of the present invention, the clock signal is externally supplied.
This has the advantage that the processed or processed signal can be received from the same flat cable containing the serial signal wires through which the processed signal is transmitted and the switching process can be performed on it. Also, the connector assembly of the present invention is configured such that the connector in which the electronic circuit is built-in and the other connector connected to the flat cable are individually configured so that they can be fitted to each other. Can be easily assembled.
（実 施 例） 以下、図面を参照して本発明の実施例について説明す
る。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例に係るコネクタ10と、該
コネクタと組合う他のコネクタ20とを示した斜視図であ
る。コネクタ10は、その内部構造がわかるように示して
ある。またコンタクトの先端部分の詳細はこの図では省
略して描かれている。FIG. 1 is a perspective view showing a connector 10 according to an embodiment of the present invention and another connector 20 which is combined with the connector. The connector 10 is shown so that its internal structure can be seen. The details of the tip of the contact are not shown in this figure.
コネクタ20には８本の電線31〜38からなるケーブル30
が接続されており、２つのコネクタ10,20が組合うこと
によりこれら各電線31〜38のそれぞれと、コンタクト41
〜48のそれぞれとが接続される。また、コネクタ10の後
方には多数の電線接続ピン51がハウジング60から突出す
るように配置されている。これらの電線接続ピン51は、
プリント基板80上の電線（プリント配線）と接続され、
各種回路（図示せず）と接続されている。The connector 20 has a cable 30 composed of eight electric wires 31 to 38.
Are connected, and when the two connectors 10 and 20 are combined, each of these electric wires 31 to 38 is
To 48 are connected. A large number of electric wire connection pins 51 are arranged behind the connector 10 so as to protrude from the housing 60. These wire connection pins 51
Connected to the electric wire (printed wiring) on the printed circuit board 80,
It is connected to various circuits (not shown).
該コネクタ10の内部のプリント基板70上には、後述す
る構成の多数の半導体集積回路71（以下、制御デバイス
71と呼ぶ）および該半導体集積回路71からの並列出力の
電力増幅を行なうパワーデバイス72が配置されている。A large number of semiconductor integrated circuits 71 (hereinafter referred to as control
And a power device 72 for amplifying the power of the parallel output from the semiconductor integrated circuit 71.
第２図はプリント基板70を取り出して示した斜視図で
ある。FIG. 2 is a perspective view showing the printed circuit board 70 taken out.
プリント基板70上に多数の制御デバイス71と多数のパ
ワーデバイス72が配置され、さらに８本のコンタクト41
〜48が該プリント基板70から前方に突出するように配置
されている。これらのコンタクト41〜48の先端には、他
のコネクタ20（第１図参照）のコンタクトと確実に接触
させるための接触子41a〜48aが取り付けられている。A large number of control devices 71 and a large number of power devices 72 are arranged on a printed circuit board 70, and eight contacts 41 are further provided.
48 are disposed so as to protrude forward from the printed circuit board 70. At the tips of these contacts 41 to 48 are attached contacts 41a to 48a for securely contacting the contacts of another connector 20 (see FIG. 1).
第３図は、プリント基板70の裏面を示した斜視図であ
る。FIG. 3 is a perspective view showing the back surface of the printed circuit board 70.
プリント基板70の裏面からは、パワーデバイス72（第
１図、第２図参照）と後述するようにして接続された多
数の電線接続ピン51が突出している。また、コンタクト
41〜48のうちの２本のコンタクト47,48がプリント基板7
0上の制御デバイス71、パワーデバイス72、および電線
接続ピン51と何ら接触することなしに直接にプリント基
板70の裏面に突出している。From the back surface of the printed circuit board 70, a number of wire connection pins 51 protruding from the power device 72 (see FIGS. 1 and 2) as described later protrude. Also contact
Two contacts 47 and 48 out of 41 to 48 are printed circuit board 7
It projects directly to the back surface of the printed circuit board 70 without making any contact with the control device 71, the power device 72, and the electric wire connection pins 51 on the bottom.
第４図は、第１図、第２図に示した制御デバイス71の
内部の回路構成の一例を示した回路図である。FIG. 4 is a circuit diagram showing an example of an internal circuit configuration of the control device 71 shown in FIGS. 1 and 2.
この回路は、４個の端子、すなわち5Vの直流電源から
電力を供給するための電源端子141、グランド端子142、
クロック入力端子143、および直列信号入出力端子144が
それぞれコンタクト41〜44（第１図、第２図参照）と接
続される。６個のアドレス設定端子151〜156は、多数の
制御デバイス71相互に異なった信号を設定しておくこと
により、該制御デバイスに固有のアドレスを設定するた
めの端子である。各制御デバイス71は６個のアドレス設
定端子151〜156を備えているため、26個の（64個）の制
御デバイス71を識別することができる。さらに多くの制
御デバイスを識別する必要がある場合は、たとえば後述
するNORゲートＵ−6,U−5/A等のゲート回路を増やして
アドレス設定端子の数を増やせばよい。This circuit has four terminals, a power terminal 141 for supplying power from a 5V DC power supply, a ground terminal 142,
A clock input terminal 143 and a serial signal input / output terminal 144 are connected to contacts 41 to 44 (see FIGS. 1 and 2). The six address setting terminals 151 to 156 are terminals for setting a unique address to the control device 71 by setting signals different from each other for many control devices 71. Since each control device 71 has six address setting terminals 151 to 156, 26 (64) control devices 71 can be identified. If it is necessary to identify more control devices, the number of address setting terminals may be increased by increasing the number of gate circuits such as NOR gates U-6 and U-5 / A described later.
４個の並列信号出力端子161〜164は、この回路から各
種負荷（図示せず）に向けて並列的に信号を出力するた
めの端子であり、４個の並列信号入力端子171〜174は、
各種センサ等（図示せず）からこの回路に並列的に信号
を入力するための端子である。The four parallel signal output terminals 161 to 164 are terminals for outputting signals in parallel from the circuit to various loads (not shown), and the four parallel signal input terminals 171 to 174 are
This is a terminal for inputting signals from various sensors and the like (not shown) to this circuit in parallel.
尚、便宜のため、第４図中に示す各デバイスの名称を
図番とともに表１に示す。For convenience, the names of the devices shown in FIG. 4 are shown in Table 1 together with the figure numbers.
直列信号入出力端子144はトランシーバＵ−１のＡ−R
/T（Ａ−レシーバ／トランシーバ）端子に接続されてお
り、双方向通信を可能にするための直列入出力信号が該
端子144に伝達される。このＡ−R/TはＵ−１内部の２入
力NANDゲートの出力端子およびインバータ増幅器Ａの入
力端子に接続されている。また、インバータ増幅器Ｓの
入力端子はグランド線により接地されている。このNAND
ゲートの他方の入力端子はＡ−TRA（Ａ−トランスミッ
ト）端子として示されており、この端子は４入力NANDゲ
ートＵ−11の出力端子に接続されている。このインバー
タ増幅器Ａの出力端子はＡ−REC（Ａ−レシーブ）端子
として示されており、Ｄ型フリップフロップＵ−12,U−
13のすべてのＤ入力端子に接続されている。このＤ型フ
リップフロップＵ−12,U−13の各Ｑ出力端子はそれぞれ
並列信号出力端子161〜164に接続されている。Ｄ型フリ
ップフロップＵ−12,U−13のクリア（CLR）端子は互い
に接続されるとともに抵抗R4の一端およびタイミング用
コンデンサ84の一端に接続されている。抵抗R4の他端は
電源Vccに接続され、タイミング用コンデンサ84の他端
はグランド線に接続されている。すなわち、この抵抗R4
とコンデンサ84により時定数が決定される。なお、時定
数を決定する手段としてはこれに限られるものではな
く、たとえばR/C発振器等を用いてもよい。 The serial signal input / output terminal 144 is the AR of the transceiver U-1.
/ T (A-receiver / transceiver) terminal, and a serial input / output signal for enabling bidirectional communication is transmitted to the terminal 144. This A-R / T is connected to the output terminal of a two-input NAND gate inside U-1 and to the input terminal of the inverter amplifier A. The input terminal of the inverter amplifier S is grounded by a ground line. This NAND
The other input terminal of the gate is shown as an A-TRA (A-Transmit) terminal, which is connected to the output terminal of a 4-input NAND gate U-11. The output terminal of the inverter amplifier A is shown as an A-REC (A-receive) terminal, and D-type flip-flops U-12, U-
It is connected to all 13 D input terminals. The Q output terminals of the D-type flip-flops U-12 and U-13 are connected to parallel signal output terminals 161 to 164, respectively. The clear (CLR) terminals of the D-type flip-flops U-12 and U-13 are connected to each other and to one end of a resistor R4 and one end of a timing capacitor 84. The other end of the resistor R4 is connected to the power supply Vcc, and the other end of the timing capacitor 84 is connected to a ground line. That is, this resistor R4
And the capacitor 84 determine the time constant. The means for determining the time constant is not limited to this, and for example, an R / C oscillator may be used.
Ｄ型フリップフロップＵ−12,U−13のクロック（CK）
端子はそれぞれ独立に４個入り２入力NORゲートユニッ
トＵ−８の各ゲートの出力端子に接続されている。NOR
ゲートユニットＵ−８のNORゲートの一方の入力端子は
互いに接続されるとともにエクスクルーシブNORゲート
Ｕ−5/Bの出力端子は、シンクロナス４ビットカウンタ
ユニットＵ−3,U−４のクロック（CK）端子およびＪ−
フリップフロップユニットＵ−７のクロック（CK）入
力端子に接続されている。また、これらのクロック（C
K）端子に接続されている信号線は、一端を電源Vcc線に
接続された抵抗R2の他端にも接続されている。NORゲー
トユニットＵ−８のNORゲートの他の入力端子は３入力
８出力デコーダＵ−９の出力端子Y4,Y5,Y6,Y7とそれぞ
れ接続され、これにより端子161は端子Y4と、端子162は
端子Y5と、端子163はY6と、端子164はY7と接続されるこ
とになる。デコーダＵ−９の出力端子Y0,Y1,Y2,Y3はそ
れぞれ、４個入り２入力ORゲートユニットＵ−10の各ゲ
ートの一方の入力端子に接続されている。ORゲートユニ
ットＵ−10の他の入力端子はそれぞれ並列信号入力端子
171〜174に接続されており、端子171と端子Y0、端子172
と端子Y1、端子173と端子Y2、端子174と端子Y3がそれぞ
れ同じORゲートに接続されている。ORゲートユニットＵ
−10のORゲート出力端子は４入力NANDゲートＵ−11の入
力端子に接続されている。デコーダＵ−９の２つのイネ
ーブル端子EN2,EN3は接地されており、また、イネーブ
ル端子EN1はエクスクルーシブNORゲートＵ−5/A,U−６
のすべての出力端子および抵抗R3の一端に接続されてい
る。なお、抵抗R3の他端は電源ラインVccに接続されて
いる。デコーダＵ−９のセレクト端子SEL1,SEL2はシン
クロナス４ビットカウンタＵ−４の出力端子OA,OBに接
続されており、セレクト端子SEL3はＪ−フリップフロ
ップの端子に接続されている。NORゲートＵ−６の入
力端子はそれぞれアドレス端子151,152,153,154と接続
されており、同様にNORゲートＵ−5/Aの入力端子はそれ
ぞれアドレス端子155,156と接続されている。NORゲート
Ｕ−6,U−5/Aの残りの入力端子はそれぞれシンクロナス
４ビットカウンタＵ−４の出力端子OC,ODおよびシンク
ロナス４ビットカウンタＵ−３の出力端子OA,OB,OC,OD
と接続されている。４ビットカウンタＵ−3,U−４のロ
ード端子は電源ラインVccと接続されており、さらにこ
の４ビットカウンタＵ−３のロード端子はこのカウンタ
Ｕ−３のイネーブル端子EN−１にも接続されている。ま
た、カウンタＵ−３のイネーブル端子EN−２はカウンタ
Ｕ−４のリップル端子（RPL）に接続されている。カウ
ンタＵ−４のイネーブル端子EN−１は電源ラインVccに
接続されているのに対し、カウンタＵ−４の２番目のイ
ネーブル端子EN−２はＪ−フリップフロップＵ−７の
Ｑ端子に接続されている。カウンタＵ−3,U−４のクリ
ア端子（CLR）、Ｊ−フリップフロップＵ−７のクリ
ア端子（CRL）、およびＪ端子、リトリガブル・モノス
テーブル・マルチバイブレータＵ−２のＱ端子は互いに
接続されている。さらに、Ｊ−フリップフロップＵ−
７の端子は接地されている。イクスクルーシブNORゲ
ートＵ−5/Bの一方の入力端子は接地されており、また
他方の入力端子はリトリガブル・モノステーブル・マル
チバイブレータＵ−２のNANDゲートの一方の入力端子お
よびインバータ・バッファ増幅器Ｕ−４の出力端子に接
続されており、これにより負論理マスタークロック信号
▲▼を区別することができるようになっている。
インバータ・バッファ増幅器Ｕ−14の入力端子はクロッ
ク入力端子143に接続されている。なお、リトリガブル
・モノステーブル・マルチバイブレータＵ−２のNANDゲ
ートの他方の入力端子は接地されている。このリトリガ
ブル・モノステーブル・マルチバイブレータＵ−２のCe
xt端子間にはタイミング用のコンデンサ82が接続されて
おり、またこのコンデンサ82の一端には、電源ラインVc
cに接続された抵抗R1が接続されている。Clock of D-type flip-flops U-12 and U-13 (CK)
The terminals are independently connected to the output terminals of each gate of a 4-input 2-input NOR gate unit U-8. NOR
One input terminal of the NOR gate of the gate unit U-8 is connected to each other, and the output terminal of the exclusive NOR gate U-5 / B is connected to the clock (CK) of the synchronous 4-bit counter units U-3 and U-4. Terminal and J-
It is connected to the clock (CK) input terminal of the flip-flop unit U-7. In addition, these clocks (C
K) The signal line connected to the terminal is also connected to the other end of the resistor R2 whose one end is connected to the power supply Vcc line. The other input terminals of the NOR gate of the NOR gate unit U-8 are connected to the output terminals Y4, Y5, Y6, and Y7 of the three-input eight-output decoder U-9, whereby the terminal 161 is connected to the terminal Y4, and the terminal 162 is connected to the terminal 162. Terminal Y5, terminal 163 is connected to Y6, and terminal 164 is connected to Y7. The output terminals Y0, Y1, Y2, Y3 of the decoder U-9 are respectively connected to one input terminal of each gate of a 4-input 2-input OR gate unit U-10. The other input terminals of the OR gate unit U-10 are parallel signal input terminals, respectively.
171 to 174.Terminal 171 and terminal Y0, terminal 172
The terminal Y1, the terminal 173 and the terminal Y2, and the terminal 174 and the terminal Y3 are respectively connected to the same OR gate. OR gate unit U
The -10 OR gate output terminal is connected to the input terminal of the 4-input NAND gate U-11. The two enable terminals EN2 and EN3 of the decoder U-9 are grounded, and the enable terminal EN1 is connected to the exclusive NOR gates U-5 / A and U-6.
And one end of the resistor R3. Note that the other end of the resistor R3 is connected to the power supply line Vcc. The select terminals SEL1 and SEL2 of the decoder U-9 are connected to the output terminals OA and OB of the synchronous 4-bit counter U-4, and the select terminal SEL3 is connected to the terminal of the J-flip-flop. The input terminals of the NOR gate U-6 are connected to address terminals 151, 152, 153, 154, respectively, and similarly, the input terminals of the NOR gate U-5 / A are connected to address terminals 155, 156, respectively. The remaining input terminals of the NOR gates U-6 and U-5 / A are output terminals OC and OD of the synchronous 4-bit counter U-4 and output terminals OA, OB and OC of the synchronous 4-bit counter U-3, respectively. OD
Is connected to The load terminals of the 4-bit counters U-3 and U-4 are connected to the power supply line Vcc, and the load terminal of the 4-bit counter U-3 is also connected to the enable terminal EN-1 of the counter U-3. ing. The enable terminal EN-2 of the counter U-3 is connected to the ripple terminal (RPL) of the counter U-4. The enable terminal EN-1 of the counter U-4 is connected to the power supply line Vcc, while the second enable terminal EN-2 of the counter U-4 is connected to the Q terminal of the J-flip-flop U-7. ing. The clear terminals (CLR) of the counters U-3 and U-4, the clear terminal (CRL) of the J-flip-flop U-7, the J terminal, and the Q terminal of the retriggerable monostable multivibrator U-2 are connected to each other. ing. Furthermore, J-flip-flop U-
The terminal 7 is grounded. One input terminal of the exclusive NOR gate U-5 / B is grounded, and the other input terminal is one input terminal of the NAND gate of the retriggerable monostable multivibrator U-2 and an inverter buffer amplifier. It is connected to the output terminal of U-4 so that the negative logic master clock signal ▼ can be distinguished.
The input terminal of the inverter / buffer amplifier U-14 is connected to the clock input terminal 143. The other input terminal of the NAND gate of the retriggerable monostable multivibrator U-2 is grounded. Ce of this retriggerable monostable multivibrator U-2
A timing capacitor 82 is connected between the xt terminals, and one end of the capacitor 82 is connected to a power supply line Vc
The resistor R1 connected to c is connected.
次に第４図に示す回路の動作を説明する。 Next, the operation of the circuit shown in FIG. 4 will be described.
各アドレス設定端子151〜156は、各制御デバイス71を
識別することができるように、各制御デバイス71毎に異
なった設定信号が外部から入力される。この実施例では
一旦このアドレスを設定した後は変更する必要はなく、
具体的には各アドレス設定端子151〜156がグランド線
（GND）または電源線（Vcc）と接続される。To each of the address setting terminals 151 to 156, a different setting signal is input from the outside for each control device 71 so that each control device 71 can be identified. In this embodiment, once this address is set, there is no need to change it,
Specifically, each of the address setting terminals 151 to 156 is connected to a ground line (GND) or a power supply line (Vcc).
クロック入力端子143はコンタクト43（第１図、第２
図参照）から入力されるクロック信号を受けるためのも
のである。このクロック信号はリトリガブル・モノステ
ーブル・マルチバイブレータＵ−２に入力される。クロ
ックパルスがクロック入力端子143から入力されること
により該マルチバイブレータＵ−２の入力電位がＨ状態
とＬ状態を繰り返している限り出力端子Ｑからの出力が
Ｈ状態に保たれるように設定される。しかし、もしクロ
ック入力端子141からのＨレベル信号の欠落が１タイム
スロット以上（１タイムスロットは２パルス長）になる
と端子Ｑの出力がＬ状態となり、シンクロナス４ビット
カウンタＵ−3,U−４がリセットされる。そして、クロ
ックパルスが入力されている間はその４ビットカウンタ
Ｕ−3,U−４がカウントを続行する。カウンタＵ−３の
出力と、カウンタＵ−４の出力の一部はNORゲートＵ−
6,U−5/Aに入力される。そして、カウンタＵ−3,U−４
からの出力がアドレス設定端子151〜158により与えられ
るアドレス値と一致した場合、イネーブル信号が３入力
８出力デコーダのイネーブル端子に入力される。The clock input terminal 143 is connected to the contact 43 (FIG. 1, FIG.
(See the figure). This clock signal is input to the retriggerable monostable multivibrator U-2. When the clock pulse is input from the clock input terminal 143, the output from the output terminal Q is set to be kept at the H state as long as the input potential of the multivibrator U-2 repeats the H state and the L state. You. However, if the loss of the H level signal from the clock input terminal 141 becomes one time slot or more (one time slot is two pulses long), the output of the terminal Q becomes L state, and the synchronous 4-bit counters U-3, U- 4 is reset. While the clock pulse is being input, the 4-bit counters U-3 and U-4 continue counting. The output of the counter U-3 and a part of the output of the counter U-4 are output from the NOR gate U-.
6, Input to U-5 / A. Then, the counters U-3, U-4
Is output from the address setting terminals 151 to 158, the enable signal is input to the enable terminal of the 3-input 8-output decoder.
ひとたびデコーダＵ−９がイネーブル状態に設定され
るとまず並列信号出力端子161と並列信号入力端子171が
選択される。同様にして順次端子162と端子172、端子16
3と端子173、および端子164と端子174がそれぞれ選択さ
れる。この並列信号入力／出力端子が選択されるのと同
時に直列信号入出力用端子144を通して回路内へ信号が
入力されあるいは該回路から信号が出力される。また、
エクスクルーシブNORゲートＵ−5/Bはクロック信号に従
ってオン／オフされるようになっており、これによりカ
ウンタＵ−3,U−４およびＪ−フリップフロップＵ−
７にクロック信号が入力される。Once the decoder U-9 is set to the enable state, first, the parallel signal output terminal 161 and the parallel signal input terminal 171 are selected. Similarly, terminal 162 and terminal 172, terminal 16
The terminal 3 and the terminal 173 and the terminal 164 and the terminal 174 are respectively selected. At the same time that the parallel signal input / output terminal is selected, a signal is input into the circuit through the serial signal input / output terminal 144 or a signal is output from the circuit. Also,
The exclusive NOR gate U-5 / B is turned on / off according to a clock signal, whereby the counters U-3 and U-4 and the J-flip-flop U-
7, a clock signal is input.
以下、アドレスを指定する場合の回路動作について説
明する。Hereinafter, a circuit operation when an address is specified will be described.
リトリガブル・モノステーブル・マルチバイブレータ
Ｕ−２がリセットされ、これによりカウンタＵ−3,U−
４およびフリップフロップＵ−７がクリアされた後、エ
クスクルーシブNORゲートＵ−5/Bが、図示しないたとえ
ば制御用コンピュータから送出されたクロック信号の入
力に合わせてオン／オフされる。これによりカウンタＵ
−3,U−４によるカウントが開始され、同時にフリップ
フロップＵ−７からのＱ出力信号が出力される。クロッ
ク信号が入力され続けるうちにカウンタＵ−3,U−４に
よるカウント値とアドレス設定端子151〜156により指定
されたアドレスとが一致する。このアドレス設定端子15
1〜156によるアドレス指定は次のように説明される。す
なわち、たとえばアドレスコード000100（アドレス設定
端子156に入力されるアドレス信号が左端の０に対応し
アドレス設定端子151に入力されるアドレス信号が右端
の０に対応する）はアドレス設定端子153のみがグラン
ドレベルに保持されるようにアドレス設定が行なわれ
る。The retriggerable monostable multivibrator U-2 is reset, which causes the counters U-3, U-
After the flip-flop 4 and the flip-flop U-7 are cleared, the exclusive NOR gate U-5 / B is turned on / off in accordance with the input of a clock signal transmitted from, for example, a control computer (not shown). This allows the counter U
The counting by -3 and U-4 is started, and at the same time, the Q output signal from the flip-flop U-7 is output. While the clock signal continues to be input, the count value of the counters U-3 and U-4 matches the address specified by the address setting terminals 151 to 156. This address setting terminal 15
Addressing by 1 to 156 is described as follows. That is, for example, in the address code 000100 (the address signal input to the address setting terminal 156 corresponds to the leftmost 0 and the address signal input to the address setting terminal 151 corresponds to the rightmost 0), only the address setting terminal 153 is grounded. Address setting is performed so as to be held at the level.
この後、エクスクルーシブNORゲートＵ−5/A,U−６の
出力がＨ状態に設定され、正論理イネーブル信号が３入
力８出力デコーダＵ−９のイネーブル端子に与えられ
る。このデコーダＵ−９のデコードはカウンタＵ−４の
OA出力、OB出力およびフリップフロップＵ−７のＱ出力
からの各信号についてなされるものである。この結果、
デコーダＵ−９の出力端子Y0〜Y7からNORゲートＵ−８
とORゲートＵ−10に対して順次にＨレベル信号が出力さ
れる。これにより直列信号入出力端子144から入力され
た時系列信号をＤ型フリップフロップＵ−12,U−13から
並列信号出力端子161〜164を通して所定の各負荷に送出
することができ、これによりたとえばその負荷の駆動の
可否を指定することができる。同様に、デコーダＵ−９
からORゲートＵ−10に順次送出される連続的なＨレベル
信号により並列信号入力端子171〜174から入力される並
列入力信号を直列信号入出力端子144から送出すること
ができ、これにより並列信号入力端子171〜174と接続さ
れた各種センサがオン・オフのいずれの状態にあるか、
あるいは所定の温度範囲に設定されているか否か等を制
御用コンピュータに知らせることができる。以上に説明
したようにして直列信号入出力用端子144に接続された
制御用コンピュータとの信号の授受が行なわれる。Thereafter, the outputs of the exclusive NOR gates U-5 / A and U-6 are set to the H state, and the positive logic enable signal is supplied to the enable terminal of the 3-input 8-output decoder U-9. This decoder U-9 decodes the counter U-4.
This is performed for each signal from the OA output, the OB output, and the Q output of the flip-flop U-7. As a result,
From the output terminals Y0 to Y7 of the decoder U-9 to the NOR gate U-8
, And an H level signal is sequentially output to the OR gate U-10. As a result, the time-series signal input from the serial signal input / output terminal 144 can be transmitted from the D-type flip-flops U-12 and U-13 to predetermined loads through the parallel signal output terminals 161 to 164. Whether the load can be driven or not can be designated. Similarly, the decoder U-9
The parallel input signals input from the parallel signal input terminals 171 to 174 can be transmitted from the serial signal input / output terminal 144 by the continuous H level signal sequentially transmitted to the OR gate U-10. Whether the various sensors connected to the input terminals 171 to 174 are on or off,
Alternatively, it is possible to notify the control computer whether or not the temperature is set to a predetermined temperature range. As described above, transmission and reception of signals with the control computer connected to the serial signal input / output terminal 144 are performed.
次に、第５図に示すタイミングチャートにより第４図
に示す回路の信号のタイミングを説明する。ここで、ク
ロック信号MCKの２パルス長が１タイムスロット長に相
当する。リトリガブル・モノステーブル・マルチバイブ
レータＵ−２はクロック信号MCKパルスが入力されてい
る限りＨ状態に保持され、クロック信号入力が１タイム
スロット以上Ｌ状態に設定されるとＬ状態になる。これ
により、クロック信号MCKが１タイムスロットＬ状態に
設定されるまでの間に、制御用コンピュータは所望する
数の制御デバイス71（第１図、第２図参照）に対して所
望する回数の信号の授受を行なうことができる。なお、
本実施態様においては、64個のすべての制御デバイス71
との信号の授受がなされた後、クロック信号MCKは１タ
イムスロットの間Ｌ状態に設定されて一つの完全サイク
ルが終了するが、すべての完全サイクルの最初には開始
信号が出力されることになる。なお、本図中のCOUNTの
文字の横の数字０〜４は本図を見やすくするために記載
したものである。本図中には出力制御および入力制御の
状態が記載されているが、出力制御がON（“L"）のとき
は制御用コンピュータから直列入出力端子144を経由し
て入力された信号が、図の最下部に示す番号に対応する
並列信号出力端子から出力され、入力制御がON（“L"）
のときは該番号に対応する並列信号入力端子から入力さ
れた信号が直列入出力端子144から制御用コンピュータ
に向けて出力される。Next, signal timings of the circuit shown in FIG. 4 will be described with reference to a timing chart shown in FIG. Here, two pulse lengths of the clock signal MCK correspond to one time slot length. The retriggerable monostable multivibrator U-2 is kept in the H state as long as the clock signal MCK pulse is input, and goes to the L state when the clock signal input is set to the L state for one time slot or more. Thus, until the clock signal MCK is set to the one time slot L state, the control computer transmits the desired number of signals to the desired number of control devices 71 (see FIGS. 1 and 2). Can be given and received. In addition,
In this embodiment, all 64 control devices 71
After the signal is transmitted and received, the clock signal MCK is set to the L state for one time slot and one complete cycle ends, but the start signal is output at the beginning of every complete cycle. Become. It should be noted that the numbers 0 to 4 beside the characters of COUNT in the figure are shown for easy viewing of the figure. Although the state of output control and input control is described in this drawing, when the output control is ON (“L”), a signal input from the control computer via the serial input / output terminal 144 is output. , Output from the parallel signal output terminal corresponding to the number shown at the bottom of the figure, input control is ON (“L”)
In this case, the signal input from the parallel signal input terminal corresponding to the number is output from the serial input / output terminal 144 to the control computer.
尚、第１図、第２図に示すパワーデバイスについては
種々の技術が広く知られているため、その内部回路につ
いてはここでは言及しない。Since various technologies are widely known for the power devices shown in FIGS. 1 and 2, their internal circuits will not be described here.
第６図は、コネクタ10（第１図参照）に内蔵された多
数の制御デバイス71と多数のパワーデバイス72のうち各
１つを取り出してその接続関係を示した回路図の一例で
ある。FIG. 6 is an example of a circuit diagram showing a connection relationship between each of a large number of control devices 71 and a large number of power devices 72 incorporated in the connector 10 (see FIG. 1) and showing their connection relationships.
端子141′は、制御デバイス71の電源端子141と接続さ
れるとともに、5VDC電力入力用コンタクト41（第１図、
第２図参照）と接続される。端子142′は、前記デバイ
ス71のグランド端子142およびパワーデバイスのグラン
ド端子242と接続されるとともに、グランド用コンタク
ト42と接続される。端子143′は、制御デバイス71のク
ロック入力端子143と接続されるとともにクロック入力
用コンタクト43と接続される。端子144′は、制御デバ
イス71の直列信号入出力端子144と接続されるとともに
直列信号入出力用コンタクト44と接続される。端子14
5′は第２のグランド用コンタクト45と接続されるが、
このグランドラインは、多数の電線接続ピン51（第１
図、第３図参照）とそれぞれ接続された多数の電線接続
端子151のうちの、グランド端子151aと接続されてお
り、制御デバイス71にノイズが混入するのを防止するた
めに制御デバイス71のグランドラインとは分けてある。
端子146′は、パワーデバイス72の電源端子246と接続さ
れるとともに、該パワーデバイス72を駆動する12VDCが
入力される12VDC入力用コンタクト46と接続される。端
子147′,148′はそれぞれコンタクト47,48と接続される
プリント基板70（第１図、第２図参照）上の端子を表わ
しているが、該２つのコンタクト47,48はプリント基板7
0上の回路と何ら接続されることなしに該基板70を突き
抜けて後方に突出している（第３図参照）。これらのコ
ンタクト47,48は、制御デバイス71で取扱うことのでき
る信号よりもパワーの大きい信号を、該制御デバイス71
を介することなしにバイパスさせるためのものである。The terminal 141 'is connected to the power supply terminal 141 of the control device 71, and the 5 V DC power input contact 41 (FIG. 1, FIG.
2 (see FIG. 2). The terminal 142 'is connected to the ground terminal 142 of the device 71 and the ground terminal 242 of the power device, and is also connected to the ground contact 42. The terminal 143 'is connected to the clock input terminal 143 of the control device 71 and to the clock input contact 43. The terminal 144 'is connected to the serial signal input / output terminal 144 of the control device 71 and to the serial signal input / output contact 44. Terminal 14
5 'is connected to the second ground contact 45,
This ground line is connected to a number of wire connection pins 51 (first
(See FIG. 3 and FIG. 3). The ground terminal 151a is connected to the ground terminal 151a of the plurality of wire connection terminals 151 respectively connected to the control device 71 to prevent noise from entering the control device 71. It is separated from the line.
The terminal 146 ′ is connected to the power supply terminal 246 of the power device 72 and is connected to the 12 VDC input contact 46 to which 12 VDC for driving the power device 72 is input. The terminals 147 'and 148' represent terminals on the printed circuit board 70 (see FIGS. 1 and 2) connected to the contacts 47 and 48, respectively.
It penetrates through the substrate 70 and is projected rearward without being connected to any circuit on the 0 (see FIG. 3). These contacts 47 and 48 transmit a signal having a larger power than a signal that can be handled by the control device 71.
This is for bypassing without passing through.
制御デバイス71の並列信号出力端子161〜164は、それ
ぞれパワーデバイス72の入力端子261〜264と接続されて
いる。これら制御デバイス71からパワーデバイス70に入
力された信号は電力増幅され、それぞれ出力端子261′
〜264′から出力される。これらの出力端子261′〜26
4′は、電線接続ピン51（第１図、第３図参照）とそれ
ぞれ接続された電線接続端子151の信号端子151aと接続
され、該信号端子151a、電線接続ピン51を経由して図示
しない種々の負荷に向けて信号が出力される。また、パ
ワーデバイス72のモニタ信号出力端子271〜274は、それ
ぞれ出力端子261′〜264′から正規の電力が出力された
か否かを示すモニタ信号が出力される端子であり、これ
らモニタ信号出力端子271〜274は制御デバイス71のそれ
ぞれ並列信号入力端子171〜174と接続されている。The parallel signal output terminals 161 to 164 of the control device 71 are connected to the input terminals 261 to 264 of the power device 72, respectively. The signals input to the power device 70 from the control device 71 are power-amplified, and output signals 261 'are respectively provided.
264 '. These output terminals 261 'to 26
4 'is connected to the signal terminal 151a of the electric wire connection terminal 151 connected to the electric wire connection pin 51 (see FIGS. 1 and 3), and is not shown via the signal terminal 151a and the electric wire connection pin 51. Signals are output to various loads. The monitor signal output terminals 271 to 274 of the power device 72 are terminals to which monitor signals indicating whether or not regular power is output from the output terminals 261 'to 264' are output. Reference numerals 271 to 274 are connected to parallel signal input terminals 171 to 174 of the control device 71, respectively.
このように回路を構成したことにより、制御用コンピ
ュータから直列信号入出力用コンタクト44、端子144′
を経由して入力された信号が制御デバイス71、パワーデ
バイス72、および端子151aを経由して各負荷に出力され
るとともに、これらの負荷に正常に電力が供給されたか
否かがパワーデバイス72、制御デバイス71、端子14
4′、直列信号入出力用コンタクト44を経由して制御用
コンピュータに通知される。By configuring the circuit in this manner, the serial computer input / output contact 44 and the terminal 144 'are supplied from the control computer.
The signal input through the control device 71, the power device 72, and output to each load via the terminal 151a, and whether the power was normally supplied to these loads, the power device 72, Control device 71, terminal 14
4 ', the control computer is notified via the serial signal input / output contact 44.
尚、第１図に示したコネクタ10内に第６図に示した回
路を内蔵すると、電線接続ピン51はコネクタ10から出力
される信号のみを取扱うことになるが、たとえば第６図
の制御デバイス71の並列信号入力端子171〜174と端子15
1とを直接接続すること等により、コネクタ10の外部か
ら電線接続ピン51を経由して入力する入力信号を取扱う
こともできる。When the circuit shown in FIG. 6 is built in the connector 10 shown in FIG. 1, the electric wire connection pins 51 handle only signals output from the connector 10. For example, the control device shown in FIG. 71 parallel signal input terminals 171-174 and terminal 15
By directly connecting 1 to the like, an input signal input from outside the connector 10 via the wire connection pin 51 can also be handled.
また、本発明のコネクタ10に内蔵する電子回路は第４
図、第６図に示した回路構成を有するもののほか種々に
構成できることはいうまでもない。ただし、内蔵される
電子回路を集積化してコネクタ全体をより小型にするこ
とが望ましい。The electronic circuit built in the connector 10 of the present invention is the fourth type.
It goes without saying that various configurations other than those having the circuit configurations shown in FIGS. However, it is desirable to integrate the built-in electronic circuits to make the entire connector smaller.
（発明の効果） 以上詳細に説明したように、本発明のコネクタ組立体
によれば、コネクタに嵌合可能とされ、複数の電線を含
む平坦なケーブルの途中位置に接続される他のコネクタ
を更に有し、コネクタは、更に電子回路に接続されるク
ロック入力用コンタクトを含み、クロック入力用コンタ
クトおよび直列信号入出力用コンタクトは他のコネクタ
に電気的に接続されるための接触子を備え、他のコネク
タがコネクタに嵌合されるときに、複数の電線の一つで
ある直列信号用電線を直列信号入出力用コンタクトに接
触子を介して接続させるとともに、電子回路におけるス
イッチ処理のために複数の電線の一つに伝送されるクロ
ック信号を接触子を介してクロック入力用コンタクトに
送るよう構成されることを特徴とするので、スイッチ処
理を平坦なケーブルに接続され得る他の複数の装置と同
期させて行うことができるとともに、コネクタ組立体内
にクロック装置を置く必要がないという利点を有し、ま
た平坦なケーブルに伝送され得る直列信号に対して時間
的なずれが生じにくく正確なスイッチ処理が可能とな
る。更に、電子回路を内蔵するコネクタと直列信号およ
びクロック信号が伝送されるための平坦なケーブルに接
続される他のコネクタとを別体にして嵌合可能に構成す
るので、組立を容易に行うことができ、またその後のメ
ンテナンス時の取り付け、取り外しの作業も容易に行う
ことができる。(Effects of the Invention) As described in detail above, according to the connector assembly of the present invention, another connector that can be fitted to the connector and is connected to an intermediate position of a flat cable including a plurality of electric wires is provided. Further, the connector further includes a clock input contact connected to the electronic circuit, and the clock input contact and the serial signal input / output contact include a contact for being electrically connected to another connector, When another connector is fitted to the connector, a serial signal wire, which is one of a plurality of wires, is connected to a serial signal input / output contact via a contact, and for switching processing in an electronic circuit. Since the clock signal transmitted to one of the plurality of electric wires is configured to be sent to the clock input contact via the contact, the switch processing is performed. It has the advantage of being able to synchronize with other devices that may be connected to a flat cable, has the advantage that there is no need to place a clock device within the connector assembly, and to reduce the number of serial signals that can be transmitted over the flat cable. On the other hand, a time lag hardly occurs, and accurate switch processing can be performed. Furthermore, since the connector incorporating the electronic circuit and the other connector connected to the flat cable for transmitting the serial signal and the clock signal are configured separately and can be fitted to each other, it is easy to assemble. It is also possible to easily carry out the work of attachment and detachment during the subsequent maintenance.
第１図は本発明の一実施例に係るコネクタ10と該コネク
タと組合う他のコネクタとを示した斜視図、 第２図は第１図に示したプリント基板70を取り出して示
した斜視図、 第３図はプリント基板70の裏面を示した斜視図、 第４図は第１図、第２図に示した制御デバイス71の内部
の回路構成の一例を示した回路図、 第５図は第４図に示す回路の動作を示すタイミングチャ
ート、 第６図は第１図に示すコネクタ10に内蔵された多数の制
御デバイス71と多数のパワーデバイス72のうち各１つを
取り出してその接続関係を示した回路図の一例、 第7A図、第7B図は従来のコネクタにおいて用いられてい
たコネクタと電線との接続方法を示した図である。 10,20……コネクタ、30……ケーブル 31〜38……電線、41〜47……コンタクト 51……電線接続ピン、60……ハウジング 70,80……プリント基板 71……半導体集積回路（制御デバイス） 72……パワーデバイス 143……クロック入力端子 144……直列信号入出力端子 151〜156……アドレス設定端子 161〜164……並列信号出力端子 171〜174……並列信号入力端子FIG. 1 is a perspective view showing a connector 10 according to an embodiment of the present invention and another connector combined with the connector, and FIG. 2 is a perspective view showing a printed circuit board 70 shown in FIG. FIG. 3 is a perspective view showing the back surface of the printed circuit board 70, FIG. 4 is a circuit diagram showing an example of the internal circuit configuration of the control device 71 shown in FIGS. 1 and 2, and FIG. FIG. 6 is a timing chart showing the operation of the circuit shown in FIG. 4. FIG. 6 is a diagram showing a connection relationship between the control devices 71 and the power devices 72 incorporated in the connector 10 shown in FIG. 7A and 7B are diagrams showing a method of connecting a connector and an electric wire used in a conventional connector. 10,20 Connector, 30 Cable 31-38 Wire, 41-47 Contact 51 Contact pin, 60 Housing 70, 80 Printed circuit board 71 Semiconductor integrated circuit (control 72) Power device 143 Clock input terminal 144 Serial signal input / output terminal 151-156 Address setting terminal 161-164 Parallel signal output terminal 171-174 Parallel signal input terminal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01R 13/66 H03K 17/00 - 17/98 H04J 3/00 - 3/26 H04Q 9/00 - 9/16──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01R 13/66 H03K 17/00-17/98 H04J 3/00-3/26 H04Q 9/00-9 / 16
Claims (1)
クト、多数の接続ピン、および前記直列信号入出力用コ
ンタクトと前記接続ピンとをクロック信号を基にして順
次電気的に接続するスイッチ処理を行う電子回路を有す
るコネクタを含むコネクタ組立体において、 前記コネクタに嵌合可能とされ、複数の電線を含む平坦
なケーブルの途中位置に接続される他のコネクタを更に
有し、 前記コネクタは、更に前記電子回路に接続されるクロッ
ク入力用コンタクトを含み、該クロック入力用コンタク
トおよび前記直列信号入出力用コンタクトは前記他のコ
ネクタに電気的に接続されるための接触子を備え、 前記他のコネクタが前記コネクタに嵌合されるときに、
前記複数の電線の一つである直列信号用電線を前記直列
信号入出力用コンタクトに前記接触子を介して接続させ
るとともに、前記電子回路における前記スイッチ処理の
ために前記複数の電線の一つに伝送されるクロック信号
を前記接触子を介して前記クロック入力用コンタクトに
送るよう構成されることを特徴とするコネクタ組立体。A switching process for electrically connecting at least one serial signal input / output contact, a large number of connection pins, and the serial signal input / output contact and the connection pins sequentially based on a clock signal is performed. In a connector assembly including a connector having an electronic circuit, the connector further includes another connector adapted to be fitted to the connector and connected to an intermediate position of a flat cable including a plurality of electric wires. A clock input contact connected to an electronic circuit, wherein the clock input contact and the serial signal input / output contact include a contact for being electrically connected to the other connector; When fitted to the connector,
A series signal wire, which is one of the plurality of wires, is connected to the series signal input / output contact via the contact, and the switch is processed in the electronic circuit by one of the plurality of wires. A connector assembly configured to send a transmitted clock signal to said clock input contact via said contact.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284102A JP2796813B2 (en) | 1988-11-10 | 1988-11-10 | Connector assembly |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284102A JP2796813B2 (en) | 1988-11-10 | 1988-11-10 | Connector assembly |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02129875A JPH02129875A (en) | 1990-05-17 |
| JP2796813B2 true JP2796813B2 (en) | 1998-09-10 |
Family
ID=17674227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284102A Expired - Lifetime JP2796813B2 (en) | 1988-11-10 | 1988-11-10 | Connector assembly |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2796813B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3930054B2 (en) * | 1997-03-18 | 2007-06-13 | ローム株式会社 | connector |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881330A (en) * | 1981-11-11 | 1983-05-16 | Nec Corp | Switch circuit |
| JPH0320021Y2 (en) * | 1986-08-05 | 1991-04-30 |
-
1988
- 1988-11-10 JP JP63284102A patent/JP2796813B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02129875A (en) | 1990-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5995376A (en) | Chassis which includes configurable slot 0 locations | |
| US6629181B1 (en) | Incremental bus structure for modular electronic equipment | |
| EP0204507B1 (en) | System configuration tracing method and apparatus | |
| EP0910026A2 (en) | Measurement data processing unit | |
| SE9002703A (en) | ||
| US5132987A (en) | Bidirectional communication line buffer apparatus | |
| US7231473B2 (en) | Dual channel universal serial bus structure | |
| EP0366468B1 (en) | Connector and interface device | |
| US20060206626A1 (en) | Instrument and communications controller for instrument | |
| JPS6239580B2 (en) | ||
| JP2796813B2 (en) | Connector assembly | |
| CN214333820U (en) | Navigation equipment structure convenient to maintenance is replaced | |
| JP2010068520A (en) | Optical sensor system, optical sensor device and bus segment for connecting optical sensor device to bus of optical sensor system | |
| EP0227312B1 (en) | Retargetable buffer probe | |
| CN210573482U (en) | Electronic equipment | |
| JP2000030821A (en) | Input/output connector module capable of plug connection | |
| CN217159097U (en) | Distribution automation display device with network interface | |
| CN209842358U (en) | Signal switching circuit | |
| JPS5932956B2 (en) | electrical circuit equipment | |
| TWM561823U (en) | Serial signal transmission control module | |
| JP2003015966A (en) | Memory card test device | |
| JPS6318397B2 (en) | ||
| JP3524466B2 (en) | Data output device and method | |
| JPH0817277B2 (en) | Printed circuit board unit | |
| JP2591173B2 (en) | Vehicle communication device |