JP2760382B2 - Control / monitoring signal transmission method - Google Patents

Control / monitoring signal transmission method

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JP2760382B2
JP2760382B2 JP1140826A JP14082689A JP2760382B2 JP 2760382 B2 JP2760382 B2 JP 2760382B2 JP 1140826 A JP1140826 A JP 1140826A JP 14082689 A JP14082689 A JP 14082689A JP 2760382 B2 JP2760382 B2 JP 2760382B2
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善胤 斉藤
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KURODA SEIKO KK
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Description

【発明の詳細な説明】 ［概要］ 本発明は制御・監視信号伝送方式に関し、特に、制御
部からの並列な制御信号を直列信号に変換して伝送して
被制御部側で直・並列変換して機器を駆動するととも
に、機器の状態を検出するセンサ部の検出信号を並・直
列変換して、制御部側に伝送して直・並列変換を行って
制御部へ供給する信号伝送方式を、電源にクロック信号
が重畳された信号線を用いて実現するものである。DETAILED DESCRIPTION OF THE INVENTION [Overview] The present invention relates to a control / monitoring signal transmission system, and in particular, converts a parallel control signal from a control unit into a serial signal, transmits the serial signal, and performs serial / parallel conversion on the controlled unit side. A signal transmission method that drives the device and converts the detection signal of the sensor unit that detects the status of the device from parallel to serial, transmits it to the control unit, performs serial / parallel conversion, and supplies it to the control unit And a signal line in which a clock signal is superimposed on a power supply.

［産業上の利用分野］ 本発明は制御部から直列の制御信号を離れた位置にあ
る被制御部に伝送して被制御部の機器を駆動し、被制御
部の機器の状態を検出するセンサ部からの並列な監視信
号を直列信号として制御部に伝送する制御・監視信号伝
送方式に関する。The present invention relates to a sensor for transmitting a serial control signal from a control unit to a controlled unit at a position remote from the control unit, driving a device of the controlled unit, and detecting a state of the device of the controlled unit. The present invention relates to a control / monitoring signal transmission method for transmitting parallel monitoring signals from a unit as a serial signal to a control unit.

シーケンスコントローラ，プログラマブルコントロー
ラ，コンピュータなどの制御部から制御信号を送信して
離れた位置にある多数の被制御機器（例えば、モータ，
ソレノイド，電磁弁，リレー，サイリスタ，ランプ等）
を駆動制御するとともに各機器の状態を検出するセンサ
部（リードスイッチ，マイクロスイッチ，押釦スイッチ
などのオン，オフの状態）からの監視信号を伝送して制
御部に供給することは広く自動制御の技術分野において
用いられている。A control signal is transmitted from a control unit such as a sequence controller, a programmable controller, or a computer to control a large number of controlled devices (for example, a motor,
Solenoid, solenoid valve, relay, thyristor, lamp, etc.)
It is widely used for automatic control to transmit the monitoring signal from the sensor unit (ON / OFF state of reed switch, micro switch, push button switch etc.) which controls the drive and to detect the state of each device and supply it to the control unit. Used in the technical field.

そのような技術において、制御部と被制御部の間およ
び、制御部とセンサ部の相互の接続のために従来は電源
線，制御信号線、アース線等の複数の線を用いて配線し
たため、近年の被制御装置の小型化に伴って機器の高密
度な配置を行う上で配線作業が困難になり、配線スペー
スが少なくなり、コストがかかるという問題があった。In such a technology, a wiring is conventionally made using a plurality of wires such as a power supply line, a control signal line, and an earth line for interconnecting between the control unit and the controlled unit and for mutual connection between the control unit and the sensor unit. With the recent miniaturization of controlled devices, there is a problem in that wiring work becomes difficult in arranging devices with high density, wiring space is reduced, and costs are increased.

本出願人は、先にこの問題を解決するための方式とし
て、「信号の直並列変換方式」（特願昭62−229978号
（特願平１−72623号公報））および「並列のセンサ信
号の直列伝送方式」（特願昭62−247245号（特開平１−
89839号公報））の２つの発明を提案した。これらの方
式によれば、電源を含むクロック信号の線路に、各クロ
ック対応に１つ（１ビット）の制御信号（またはセンサ
信号）を重畳することができるので、制御装置と被制御
装置の間の伝送装置や、制御装置とセンサ装置の間の伝
送装置の配線が少ない線路により実現することができ
た。The present applicant has previously proposed a method for solving this problem as a "serial-parallel conversion method for signals" (Japanese Patent Application No. 62-229978 (Japanese Patent Application No. 1-272623)) and a "parallel sensor signal method". Serial transmission system ”(Japanese Patent Application No. 62-247245 (Japanese Unexamined Patent Publication No.
No. 89839)). According to these methods, one (one bit) control signal (or sensor signal) can be superimposed on a clock signal line including a power supply corresponding to each clock, so that a signal between the control device and the controlled device can be obtained. And the transmission device between the control device and the sensor device can be realized by a line having a small number of wires.

［従来の技術］ 従来の制御・監視信号の伝送方式として、制御部と被
制御部間を電源に重畳された信号を伝送する線とアース
線とで接続して、両者間の信号の伝送を行う方式が知ら
れている（例えば、特公昭61−4239号公報）。ところ
が、この方式では制御部と被制御部の間でやりとりされ
る信号中に被制御部に表す複数ビットからなるアドレス
情報が用いられており、複数の被制御部との信号伝送に
時間がかかり、アドレス検出のための構成が必要である
という問題があった。[Prior Art] As a conventional control / monitoring signal transmission method, a control unit and a controlled unit are connected by a line for transmitting a signal superimposed on a power supply and a ground line to transmit a signal between the two. A method for performing this is known (for example, Japanese Patent Publication No. 61-4239). However, in this method, address information consisting of a plurality of bits representing the controlled unit is used in a signal exchanged between the control unit and the controlled unit, and it takes time to transmit signals to the plurality of controlled units. However, there is a problem that a configuration for address detection is required.

これを解決する従来例の構成が前記本出願人が提案し
た２つの発明である。その中の「信号の直並列変換方
式」の原理構成を従来例の構成として第10図に示す。The configuration of the conventional example for solving this is the two inventions proposed by the present applicant. FIG. 10 shows the principle configuration of the "serial-parallel conversion method of signals" among them as a configuration of a conventional example.

図において、95は制御部、96は被制御部を表し、被制
御部96はスタートビット部97と変換部98とからなる。以
下にその動作の概要を説明する。In the figure, reference numeral 95 denotes a control unit, 96 denotes a controlled unit, and the controlled unit 96 includes a start bit unit 97 and a conversion unit 98. The outline of the operation will be described below.

制御部96は並列データを外部（シーケンスコントロー
ラなどの制御装置）から受取って並直列変換手段951に
格納し、クロック信号発生器（OSC）952からのクロック
信号に応じて並直列変換手段951から直列信号が出力さ
れ信号変換手段953に入力し、信号変換手段953では、電
源電圧とクロック信号および並直列変換手段951の出力
を入力として信号変換を施して、電源電圧にクロック信
号とデータ信号を重畳した第10図の（イ）に示すような
直列出力信号OUTを信号線954に出力する。The control unit 96 receives the parallel data from the outside (a control device such as a sequence controller) and stores it in the parallel / serial conversion unit 951, and receives the parallel data from the parallel / serial conversion unit 951 in response to the clock signal from the clock signal generator (OSC) 952. The signal is output and input to the signal conversion means 953. The signal conversion means 953 performs signal conversion using the power supply voltage, the clock signal, and the output of the parallel / serial conversion means 951 as inputs, and superimposes the clock signal and the data signal on the power supply voltage. The serial output signal OUT as shown in FIG. 10A is output to the signal line 954.

これと同期してスタートビットのタイミングを表すス
タート信号START（同図（ロ）に示す）が信号線955に出
力されるとともに、制御部95からは地気レベルの信号GN
Dを信号線956に出力する。信号線954にはクロック信号
に同期してデータの“1"、“0"に対応して異なるレベル
（０ボルトおよびVX/2ボルト：但し、VXは直列出力信号
の無信号時の電圧レベルを表す）の信号を発生する。In synchronization with this, a start signal START (shown in (b) of the figure) representing the timing of the start bit is output to the signal line 955, and the ground level signal GN is output from the control unit 95.
D is output to the signal line 956. The signal line 954 synchronizes with the clock signal and outputs different levels (0 volts and V X / 2 volts) corresponding to the data “1” and “0”, where V X is the voltage of the serial output signal when there is no signal. Level).

（イ）の直列出力信号OUTが信号線954を介して被制御
部96で受信されると、出力駆動用電源生成手段972で出
力手段988、989等の駆動用電源（ほぼVXの電圧）を生成
し、安定化電源生成手段（CV）971、981等は電子回路に
より構成される各手段の電源（VXより低い電圧）を生成
する。出力駆動用電源生成手段972からの出力線は変換
部98に接続される。スタート信号検出手段973では、時
間t1に、信号線954のクロックに重畳した“1"のデータ
信号とスタート信号線955のスタート信号により駆動さ
れてスタート信号検出出力stを信号分配手段983に供給
する。同時に信号抽出手段982では信号線954の信号レベ
ルを判別し、クロック信号の抽出出力ckと、クロック信
号に重畳したデータ信号を抽出し、“1"（ON制御デー
タ）か“0"（OFF制御データ）であるかを表す出力dtを
発生する。Serial When the output signal OUT are received by the controller 96 via the signal line 954, (the voltage of approximately V X) driving power source such as the output means 988,989 in the output driving power generating means 972 (a) generates, like stabilized power generating means (CV) 971,981 generates the power (voltage lower than V X) of the unit constituted by an electronic circuit. An output line from the output driving power supply generating means 972 is connected to the converter 98. The start signal detection means 973 supplies the start signal detection output st to the signal distribution means 983 at time t1 by being driven by the data signal of "1" superimposed on the clock of the signal line 954 and the start signal of the start signal line 955. . At the same time, the signal extracting means 982 determines the signal level of the signal line 954, extracts the extracted output ck of the clock signal and the data signal superimposed on the clock signal, and extracts "1" (ON control data) or "0" (OFF control). Data)).

クロック信号ckは信号分配手段983に供給されてスタ
ート信号検出出力stの“1"信号がクロック信号ckにより
シフトインされ、その初段出力Q1から“1"出力が発生
し、ラッチ手段984のクロック入力端子cpに供給され
る。The clock signal ck is supplied to the signal distribution unit 983, and the "1" signal of the start signal detection output st is shifted in by the clock signal ck, and a "1" output is generated from the first stage output Q1. It is supplied to terminal cp.

これにより、信号抽出手段982からの最初のデータ
（（イ）の例では時間t1のデータ“1"）がラッチ手段98
4のデータ入力端子Ｄに供給されている時にクロック信
号ckが発生するので、データ“1"はラッチ手段984にラ
ッチされる。そして、ラッチ手段984の出力Ｑから出力
手段988をON状態にする出力が発生し、出力手段988は出
力駆動用電源生成手段972からの電源により駆動され出
力機器（電磁弁のソレノイド、モータ、リレー等）を動
作させる。As a result, the first data (in the example of (a), data “1” at time t1) from the signal extracting means 982 is
Since the clock signal ck is generated when the data is supplied to the data input terminal D of No. 4, the data "1" is latched by the latch means 984. Then, an output for turning on the output means 988 is generated from the output Q of the latch means 984, and the output means 988 is driven by the power supply from the output drive power supply generation means 972 to output devices (solenoid of solenoid valve, motor, relay Etc.) to work.

次に時間t2に信号線954に現れる信号は第１図の
（イ）の波形の場合“0"を表すデータであり、信号抽出
手段982ではクロック信号の抽出出力ckと“0"を表すデ
ータ信号dtが出力され、信号分配手段983ではクロック
信号ckにより時間t1に“1"となった初段の状態がこの時
間t2に次段にシフトされて出力Ｑに“1"出力が発生す
る。これによりラッチ手段985のクロック入力端子cpに
供給され、データ入力端子Ｄの入力“0"がラッチされ
る。この時は、ラッチ手段985の出力Ｑからは出力信号
が発生せず従って出力手段989は駆動されない。Next, the signal appearing on the signal line 954 at time t2 is data representing "0" in the case of the waveform (a) in FIG. 1, and the signal extracting means 982 extracts the clock signal extraction output ck and data representing "0". The signal dt is output, and the signal distributing means 983 shifts the state of the first stage, which became "1" at time t1 by the clock signal ck, to the next stage at this time t2, and generates an "1" output at the output Q. Thereby, the data is supplied to the clock input terminal cp of the latch means 985, and the input “0” of the data input terminal D is latched. At this time, no output signal is generated from the output Q of the latch means 985, so that the output means 989 is not driven.

次段の変換部へスタート信号を供給するため次段スタ
ート信号発生手段987が信号分配手段983の出力２によ
り駆動され次段の変換部へスタート信号を供給する。In order to supply a start signal to the next-stage converter, the next-stage start signal generator 987 is driven by the output 2 of the signal distributor 983 and supplies a start signal to the next-stage converter.

第10図の場合は、制御部から被制御部への制御信号の
直列伝送の構成が開示されているが、本出願人の提案し
た上記の他の発明（名称「並列のセンサ信号の直列伝送
方式」）は、これと同様の原理に基づいたセンサ信号の
伝送方式が開示されている。図示しないが、その原理を
概説すると、制御部からの電源に重畳したクロック信号
に対して、センサ部で電源を取り出して、センサ部の駆
動電源と他の回路用の安定化電源を発生し、スタート位
置に対応してクロックの順番に対応した各センサ部の状
態に応じてクロック位置の電圧レベルを制御する。その
場合、センサ出力の“1"（オン状態）または“0"（オフ
状態）に応じて、クロックレベルを０ボルトかVX/2ボル
トかに変換する。この電圧レベルを制御部においてクロ
ックに同期して順次検出するものである。In the case of FIG. 10, the configuration of serial transmission of the control signal from the control unit to the controlled unit is disclosed, but the other invention (named "serial transmission of parallel sensor signals" In the “method”), a sensor signal transmission method based on the same principle is disclosed. Although not shown, the principle is outlined. In response to the clock signal superimposed on the power supply from the control unit, the power supply is taken out by the sensor unit, and the drive power supply for the sensor unit and the stabilized power supply for other circuits are generated. The voltage level at the clock position is controlled according to the state of each sensor unit corresponding to the order of the clock corresponding to the start position. In that case, the clock level is converted to 0 volt or V X / 2 volt according to the sensor output “1” (ON state) or “0” (OFF state). This voltage level is sequentially detected by the control unit in synchronization with the clock.

［発明が解決しようとする課題］ ．上記した従来の構成によれば、制御部から被制御部
に対して制御信号を伝送するための構成と、制御部に対
し各機器のセンサ部の信号を伝送するための構成が個別
に設けられ、それぞれの制御部には電源に重畳したクロ
ックやスタート信号の発生のための機構が必要であるた
め、装置の規模が大きくなり、プログラマブルコントロ
ーラ（またはシーケンスコントローラ，コンピュータな
ど）と制御信号を伝送する制御部との接続および、セン
サ部からの検知信号を取り出すための制御部とプログラ
マブルコントローラとの接続が複雑化するとともコスト
が高くなるという問題があった。[Problems to be solved by the invention]. According to the conventional configuration described above, a configuration for transmitting a control signal from the control unit to the controlled unit and a configuration for transmitting a signal of the sensor unit of each device to the control unit are separately provided. Since each control unit requires a mechanism for generating a clock and a start signal superimposed on a power supply, the scale of the device is increased, and the control signal is transmitted to a programmable controller (or a sequence controller, a computer, or the like). There is a problem that the connection with the control unit and the connection between the control unit for extracting a detection signal from the sensor unit and the programmable controller become complicated and the cost increases.

．また、従来の方式によれば、制御部に接続する被制
御部（またはセンサ部）が複数個接続されている場合、
個々の被制御部は前段のスタート信号を受信すると先頭
の機器への制御信号（クロック信号に重畳）が入力され
る。いわば制御がシフトする構成であるため、各被制御
部（またはセンサ部）はそれぞれ接続された順番に対応
した位置のクロック信号によりアドレス付けられてい
る。. Further, according to the conventional method, when a plurality of controlled units (or sensor units) connected to the control unit are connected,
When each of the controlled units receives the start signal of the preceding stage, a control signal (superimposed on the clock signal) to the head device is input. In other words, since the control is shifted, each controlled unit (or sensor unit) is addressed by a clock signal at a position corresponding to the order of connection.

例えば、最初の被制御部が、10個の被制御機器を備え
ている場合、制御部からの１番目（スタート信号に同
期）から10番目の各ブロック信号（制御信号を含む）は
それらの被制御機器に順番に供給され、これに続いて接
続した次の被制御部は、11番目以降のクロック信号（制
御信号を含む）により順に駆動される。従って、上記従
来の方式によれば、被制御部（またはセンサ部）を追加
したり、取り外すといった構成変更を行うと、アドレス
（クロック位置）が位置されてしまい、プログラマブル
コントローラ等の制御装置のプログラムを変更しなけれ
ばならないので、システム構成の変更を簡単に行うこと
ができないという問題があった。For example, if the first controlled unit has ten controlled devices, the first (synchronizing with the start signal) to tenth block signals (including the control signal) from the control unit are controlled by those controlled devices. The next controlled part, which is supplied to the control device in order and subsequently connected, is sequentially driven by the eleventh and subsequent clock signals (including the control signal). Therefore, according to the above-described conventional method, when a configuration change such as addition or removal of a controlled unit (or a sensor unit) is performed, an address (clock position) is located, and a program of a control device such as a programmable controller is programmed. Therefore, there is a problem that it is not possible to easily change the system configuration.

．さらに、従来の方式によれば、制御部から発生した
スタート信号に同期したクロック信号を最初の被制御部
（またはセンサ部、以下同様）で受けて、その最初の被
制御部内の機器の制御が終了すると次の被制御部へのス
タート信号を発生して、順次前段の被制御部から次段の
被制御部へと制御信号（クロック信号に重畳）が順番に
供給される構成であるため、制御部と最初の被制御部の
間，最初の被制御部とこれに続く次の被制御部の間のそ
れぞれを結ぶ線路の中にスタート信号用の線路が必要で
あるという問題があった。. Further, according to the conventional method, a clock signal synchronized with a start signal generated from a control unit is received by a first controlled unit (or a sensor unit, the same applies hereinafter), and control of devices in the first controlled unit is performed. Upon completion, a start signal to the next controlled unit is generated, and the control signal (superimposed on the clock signal) is sequentially supplied from the preceding controlled unit to the next controlled unit in order. There is a problem in that a line for a start signal is required among the lines connecting the control unit and the first controlled unit, and the lines connecting the first controlled unit and the next controlled unit.

［課題を解決するための手段］ 第１図は本発明の基本構成図である。[Means for Solving the Problems] FIG. 1 is a basic configuration diagram of the present invention.

第１図において、10は制御部、11は第１出力ユニッ
ト、12は第１入力ユニット、13は分配部、14は第２出力
ユニット、15は第２入力ユニット、16は被制御部、17は
センサ部、18,19は終端ユニット、Ｄはデータ信号線、
Ｇはアース線、Ｓはスタート信号線、Ｐは電源線を表
す。In FIG. 1, 10 is a control unit, 11 is a first output unit, 12 is a first input unit, 13 is a distribution unit, 14 is a second output unit, 15 is a second input unit, 16 is a controlled unit, 17 Is a sensor unit, 18 and 19 are terminal units, D is a data signal line,
G represents a ground line, S represents a start signal line, and P represents a power supply line.

第１図には第１出力ユニットは１個だけ示すが、ｎ個
（ｎ≧１）設けることができ、第１入力ユニットも同様
にｍ個（ｍ≧１）設けることができる。これに対応し
て、第２出力ユニットはｍ個、第２入力ユニットはｎ個
設けられる。以下、第１出力ユニットと第１入力ユニッ
トを第１ユニット群、第２出力ユニットと第２入力ユニ
ットを第２ユニット群という。Although only one first output unit is shown in FIG. 1, n (n ≧ 1) can be provided, and m (m ≧ 1) first input units can be provided. Correspondingly, m second output units and n second input units are provided. Hereinafter, the first output unit and the first input unit are referred to as a first unit group, and the second output unit and the second input unit are referred to as a second unit group.

分配部13には、発振器（OSCで表示）131とクロック信
号およびスタート信号を発生するタイミング発生手段13
2、設定手段133、およびチェック手段134とを備えてい
る。The distribution unit 13 includes an oscillator (indicated by OSC) 131 and a timing generation unit 13 that generates a clock signal and a start signal.
2, a setting means 133 and a checking means 134.

第２図はスタート信号線方式の出力ユニットと入力ユ
ニットの基本構成図であり、第２図の20は出力ユニッ
ト、21は入力ユニットを表す。FIG. 2 is a basic configuration diagram of an output unit and an input unit of the start signal line system. In FIG. 2, reference numeral 20 denotes an output unit, and 21 denotes an input unit.

第３図はアドレスカウンタ方式の出力ユニットと入力
ユニットの基本構成図であり、30は出力ユニット,31は
入力ユニットを表す。FIG. 3 is a basic configuration diagram of an output unit and an input unit of the address counter system, where 30 indicates an output unit and 31 indicates an input unit.

本発明は制御部から被制御部への制御信号の伝送と、
センサ部から制御部への監視（センサ）信号の伝送分配
部からの電源に重畳されたクロック信号の信号レベルを
対応する位置の制御信号および監視信号の“1"（オ
ン）、“0"（オフ）に応じて異なるレベルにすることに
より行い、そのために電源に重畳したクロック信号とス
タート信号およびアース信号が共通に設けられた分配部
から発生し、これらの信号線と制御部の間に入力ユニッ
トと出力ユニットが設けられ、信号線と被制御部の間に
出力ユニット、信号線とセンサ部の間に入力ユニットが
設けられる。The present invention relates to transmission of a control signal from a control unit to a controlled unit,
Transmission of the monitoring (sensor) signal from the sensor unit to the control unit The signal level of the clock signal superimposed on the power supply from the distribution unit is "1" (ON), "0" (ON) or "0" ( Off), so that the clock signal, the start signal, and the ground signal superimposed on the power supply are generated from a common distribution unit, and input between these signal lines and the control unit. A unit and an output unit are provided, and an output unit is provided between the signal line and the controlled unit, and an input unit is provided between the signal line and the sensor unit.

［作用］ 〔第１図の作用説明〕 第１図において、分配部13のクロック発振器（OSCで
表示）131の出力はタイミング発生手段132に入力され、
所定の周期のクロックcpを発生する。発生したクロック
cpは電源電圧VXと重畳され、例えばイ．に示すようなデ
ューティ比50％で、１周期の前半がVXレベルで、後半が
VX/2のレベルである。この信号は端子13aに出力されデ
ータ信号線Ｄに供給される。地気レベルの信号は端子13
bからアース線Ｇに出力する。また、スタート信号は点
線で示す経路で端子13c,13dを介して点線で示すスター
ト信号線Ｓに供給されるとともに、クロック信号と異な
る波形としてデータ信号線Ｄに送出される。但し、入出
力ユニットにおいてスタート信号をデータ信号線Ｄより
抽出する場合はスタート信号線Ｓを用いなくともよい。[Operation] [Explanation of Operation of FIG. 1] In FIG. 1, the output of the clock oscillator (indicated by OSC) 131 of the distribution unit 13 is input to the timing generation means 132,
A clock cp having a predetermined cycle is generated. Generated clock
cp is overlapped with the source voltage V X, for example, Lee. Duty ratio of 50% as shown in the first half of one cycle at V X level, late
V X / 2 level. This signal is output to the terminal 13a and supplied to the data signal line D. Ground level signal is at terminal 13
Output from b to ground wire G. The start signal is supplied to the start signal line S indicated by the dotted line via the terminals 13c and 13d along the path indicated by the dotted line, and is sent to the data signal line D as a waveform different from the clock signal. However, when the start signal is extracted from the data signal line D in the input / output unit, the start signal line S need not be used.

さらに、各入・出力ユニットにおける駆動用（被制御
部やセンサ部の機器等の駆動）電源を端子13eから電源
線Ｐに供給する。この電源線は小容量（被制御機器やセ
ンサ機器等の駆動部の点数が少ない）の機器を制御・監
視する場合はデータ信号線から電源を取出すことができ
るが、容量が大きい場合の駆動用電源として設けられ
る。Further, a driving power (driving of a controlled part, a device of a sensor part, etc.) in each input / output unit is supplied to the power supply line P from the terminal 13e. This power supply line can take out power from the data signal line when controlling / monitoring a device with a small capacity (the number of drive units such as controlled devices and sensor devices is small). Provided as a power supply.

データ信号線Ｄは第１ユニット群および第２ユニット
群の各ユニットに対して直接接続されており、各ユニッ
トには図示しないが従来例（第10図）と同様にデータ信
号線Ｄから電源を生成する手段、クロック信号抽出手段
およびデータ信号抽出手段（出力ユニットの場合）を備
えている。The data signal line D is directly connected to each unit of the first unit group and the second unit group. Although not shown, power is supplied from the data signal line D to each unit as in the conventional example (FIG. 10). It has a generating means, a clock signal extracting means and a data signal extracting means (in the case of an output unit).

さらに、スタート信号または起動信号により“1"出力
を順次シフトする動作を実行するシフトレジスタ（従来
例の信号分配手段）を備え、シフトレジスタの出力によ
り入力ユニットでは並列信号を１つずつ抽出してクロッ
ク信号として表れたVX/2のレベルを信号の“1"か“0"か
に応じて異なる電圧レベル（０ボルトおよびVX/2ボル
ト）に設定する。これと同時に対応する出力ユニットで
は同じタイミングで、データ信号線Ｄのクロック信号レ
ベルを識別（抽出）して、自己のシフトレジスタの“1"
出力により指定された出力端子に対応する“1"か“0"か
を発生する。Furthermore, a shift register (conventional signal distribution means) for performing an operation of sequentially shifting the "1" output by a start signal or a start signal is provided, and the input unit extracts parallel signals one by one by an output of the shift register. The level of V X / 2 expressed as a clock signal is set to different voltage levels (0 volt and V X / 2 volt) depending on whether the signal is “1” or “0”. At the same time, the corresponding output unit identifies (extracts) the clock signal level of the data signal line D at the same timing and outputs "1" of its own shift register.
Generates “1” or “0” corresponding to the output terminal specified by the output.

全体の作用の概要を説明すると、分配部13において、
予め１回の伝送周期で伝送されるデータ数（１データが
１クロックに対応）に対応した数値を設定手段133に設
定しておき、分配部13からのデータ信号出力と同時にス
タート信号（スタート信号線Ｓ上の１個の信号かまたは
データ信号線Ｄ上のクロック信号と異なる波形で表す）
が発生すると、最初に制御部10のI/Oユニット102からの
並列な制御信号が入力されている第１入力ユニット12に
おいて、複数入力の中の先頭の信号が選択され、データ
信号線Ｄ上に対応する電圧レベルとして現れる。To explain the outline of the entire operation, in the distribution unit 13,
A numerical value corresponding to the number of data transmitted in one transmission cycle (one data corresponds to one clock) is set in the setting unit 133 in advance, and a start signal (start signal) is output simultaneously with the output of the data signal from the distribution unit 13. One signal on line S or a different waveform from the clock signal on data signal line D)
Occurs, the first input unit 12 to which the parallel control signal from the I / O unit 102 of the control unit 10 is input first selects the first signal from among the plurality of inputs, and Appears as a voltage level corresponding to.

このデータ信号線Ｄの信号は、同様にスタート信号に
より選択された第２出力ユニット14において抽出され
て、その“1",“0"に対応した出力を発生し、その出力
は保持されるとともに被制御部16に供給され、図示しな
い１つの被制御機器を駆動（“1"の場合）または停止
（“0"の場合）させる。このような動作が第１入力ユニ
ット12の他の複数の制御信号の個々について順次行わ
れ、これに対応して第２出力ユニット14の他の対応する
複数の出力端子に制御信号が出力され、保持される。従
って第１入力ユニット12の入力端子と第２出力ユニット
14の出力端子とは１対１で対応しており、個数も同数と
なる。The signal on the data signal line D is similarly extracted by the second output unit 14 selected by the start signal to generate an output corresponding to the "1" and "0", and the output is held and It is supplied to the controlled unit 16 to drive (in the case of “1”) or stop (in the case of “0”) one controlled device (not shown). Such an operation is sequentially performed for each of the plurality of other control signals of the first input unit 12, and the control signal is output to the corresponding plurality of output terminals of the second output unit 14 in response thereto, Will be retained. Therefore, the input terminal of the first input unit 12 and the second output unit
There is a one-to-one correspondence with the 14 output terminals, and the number is the same.

第１入力ユニット12と第２出力ユニット14の間で制御
信号の伝送が終了すると、これらのユニットが１個であ
ると仮定すると、次にセンサ部17からの並列な監視信号
が入力された第２入力ユニット15が第２出力ユニット14
からのスタート信号または内蔵するスタート手段（第３
図について後述する）により駆動され、同時に制御部10
のI/Oユニット101に監視信号を出力する第１出力ユニッ
ト11が前段の第１入力ユニット12からのスタート信号ま
たは内蔵するスタート手段（第３図）により駆動され
る。監視信号の伝送も前記した制御信号の伝送方向が異
なるが、同様の原理で実行される。When the transmission of the control signal between the first input unit 12 and the second output unit 14 is completed, assuming that the number of these units is one, the second monitoring signal from the sensor unit 17 is input next. 2 input unit 15 is 2nd output unit 14
From the start signal or built-in start means (third
The control unit 10
The first output unit 11 that outputs a monitoring signal to the I / O unit 101 is driven by a start signal from the first input unit 12 at the preceding stage or built-in start means (FIG. 3). Although the transmission direction of the control signal is different for the transmission of the monitoring signal, the transmission is performed on the same principle.

こうして、第２入力ユニット15へ入力した並列の監視
信号（センサ信号）が順次、データ信号線Ｄに出力さ
れ、これを第１出力ユニット11で検出して対応する出力
端子に順次出力され保持される。その出力はI/Oユニッ
ト101から制御部10に入力される。Thus, the parallel monitoring signals (sensor signals) input to the second input unit 15 are sequentially output to the data signal line D, detected by the first output unit 11, sequentially output to the corresponding output terminals, and held. You. The output is input from the I / O unit 101 to the control unit 10.

ユニット間での全部の信号伝送が終了すると、タイミ
ング発生手段132からの複数個のクロック信号がチェッ
ク手段134に供給される。チェック手段はその複数のク
ロック信号の個々についてデータ信号線の出力を識別し
て複数項目の状態チェックを行う。When all the signal transmissions between the units are completed, a plurality of clock signals from the timing generation means 132 are supplied to the check means 134. The checking means identifies the output of the data signal line for each of the plurality of clock signals and checks the status of a plurality of items.

また、第１図の終端ユニット19は、第２ユニット群の
終端に接続され、制御信号と監視信号と伝送が終了した
後のデータ信号線上のクロック信号を検出すると、予め
決められたチェック用の出力を発生し上記分配部13のチ
ェック手段134でこれを検出することによりチェックが
行われる。The terminal unit 19 shown in FIG. 1 is connected to the terminal of the second unit group, and detects a control signal, a monitor signal, and a clock signal on the data signal line after the transmission is completed, and determines a predetermined check signal. A check is performed by generating an output and detecting this by the checking means 134 of the distribution unit 13.

なお、以上は終端ユニットが第２ユニット群側に使用
された例であるが、第１図左側の破線で示す終端ユニッ
ト18を第１ユニット群側に適用することもできる。その
場合、第２ユニット群側の終端ユニット19は使用しな
い。Although the above is an example in which the terminal unit is used on the second unit group side, the terminal unit 18 shown by a broken line on the left side of FIG. 1 can be applied to the first unit group side. In that case, the terminal unit 19 on the second unit group side is not used.

〔第２図の作用説明〕 第２図に示すスタート信号線方式の出力ユニットと入
力ユニットの基本構成は、第１図において点線で示すス
タート信号線S2によりスタート信号が順次伝送される方
式を用いるものであり、第２図の入力ユニット，出力ユ
ニットは第１図の第1,第２入力ユニットおよび第１、第
２出力ユニットに対応する。[Explanation of Operation of FIG. 2] The basic configuration of the output unit and the input unit of the start signal line system shown in FIG. 2 uses a system in which start signals are sequentially transmitted by a start signal line S2 shown by a dotted line in FIG. The input unit and the output unit in FIG. 2 correspond to the first and second input units and the first and second output units in FIG.

この方式では、各出力ユニット，入力ユニットスター
ト信号線S,データ信号線Ｄおよびアース線Ｇの３本の信
号線により順番に接続され、先頭（最初に駆動される）
の入力ユニットと出力ユニットが分配部と接続される。
なお、電源線Ｐを設けた構成では４本の信号線となる。In this system, each output unit, input unit, start signal line S, data signal line D, and ground line G are sequentially connected by three signal lines, and are headed (driven first).
Are connected to the distribution unit.
In the configuration in which the power supply line P is provided, four signal lines are provided.

入力ユニット21の駆動用電源生成手段215はデータ信
号線Ｄの信号（第１図の信号Ｄの波形参照）を平滑した
出力から駆動用電源（ほぼVXの電圧）Pdを生成して外部
の被駆動機器に供給される。また、安定化電源手段（CV
で表示）211はデータ信号線Ｄの信号を平滑した電源Pd
から各回路用の安定化電源（VXより低い電圧）を生成す
る。Drive power generating means 215 of the input unit 21 of the data signal lines D signal (voltage approximately V X) for driving power from the output of the smoothing (first diagram of the signal D waveform reference) Pd generated by external to Supplied to driven equipment. In addition, the stabilized power supply means (CV
211 is a power supply Pd that smoothes the signal of the data signal line D.
Generating a (voltage lower than V X) stabilized power supply for each circuit from.

前記、駆動用電源Pdは、第１図について説明したよう
にデータ信号線Ｄから取り出すと多くの機器を駆動する
ための電力が不足するので、第１図，第２図に点線で示
すように電源線Ｐから供給すれば、大電流（多数出力機
器などを含む）のシステムを構成することができる。When the driving power supply Pd is taken out from the data signal line D as described with reference to FIG. 1, the power for driving many devices becomes insufficient, so that as shown by the dotted lines in FIG. 1 and FIG. When supplied from the power supply line P, a system with a large current (including a large number of output devices) can be configured.

第２図の右端に接続する分配部または前段のユニット
から出力されたスタート信号がスタート信号線Ｓより入
力すると、シフトレジスタ213の入力端子に供給され、
信号抽出手段212でデータ信号線Ｄから抽出したクロッ
ク信号ckによりシフトレジスタの初段に入力する。When a start signal output from the distribution unit connected to the right end of FIG. 2 or the unit at the preceding stage is input from the start signal line S, it is supplied to the input terminal of the shift register 213,
The clock signal ck extracted from the data signal line D by the signal extracting means 212 is input to the first stage of the shift register.

これによりシフトレジスタ213の初段（図の右端）の
出力から“1"信号が発生し、アンド回路214に入力し、
この時の入力ユニット21の１番目の入力信号がアンド回
路214から出力されデータ信号線Ｄ上に現れる。次のク
ロックのタイミングでシフトレジスタ213はクロック信
号ckによりシフトして、シフトレジスタ213の２番目
（図の１番目の左側）から“1"が出力が発生し、その時
の入力信号の２番目の入力に応じた信号レベルがデータ
信号線Ｄに出力される。以下、同様にして入力された並
列信号が直列信号に変換されてデータ信号線Ｄ上の各ク
ロック信号のレベルの形で出力されると、シフトレジス
タ213の最後端から出力ユニット20へスタート信号を発
生する。As a result, a "1" signal is generated from the output of the first stage (right end in the figure) of the shift register 213, and is input to the AND circuit 214.
At this time, the first input signal of the input unit 21 is output from the AND circuit 214 and appears on the data signal line D. At the timing of the next clock, the shift register 213 shifts by the clock signal ck, and outputs “1” from the second (first left side in the figure) of the shift register 213, and outputs the second input signal at that time. A signal level corresponding to the input is output to the data signal line D. Hereinafter, when the parallel signal similarly input is converted into a serial signal and output in the form of the level of each clock signal on the data signal line D, the start signal is output from the rearmost end of the shift register 213 to the output unit 20. Occur.

次に出力ユニット20は、上記入力ユニット21と同様の
駆動用電源生成手段206と安定化電源手段（CVで表示）2
01を備え、信号抽出手段202は、データ信号源Ｄからク
ロック信号ckを抽出するとともに、図示されない他の入
力ユニットから入力された制御信号または監視信号の信
号レベルを識別して、“1"または“0"のデータ信号dtを
抽出する。Next, the output unit 20 is provided with a driving power supply generating means 206 and a stabilizing power supply means (indicated by CV) 2 similar to the input unit 21.
01, the signal extracting means 202 extracts the clock signal ck from the data signal source D, identifies the signal level of the control signal or the monitoring signal input from another input unit (not shown), and outputs “1” or The data signal dt of “0” is extracted.

出力ユニット20のシフトレジスタ203はスタート信号
Ｓを前段の入力ユニットから受け取ると同時に信号抽出
手段202からのクロック信号ckによりシフト動作を行
い、シフトレジスタ203の各出力端子から順次“1"出力
を発生する。The shift register 203 of the output unit 20 receives the start signal S from the input unit at the preceding stage, and at the same time, performs a shift operation by the clock signal ck from the signal extracting means 202, and sequentially generates “1” output from each output terminal of the shift register 203. I do.

こうして、各アンド回路204はシフトレジスタ203の一
方の入力により能動化されると同時にその時の信号抽出
手段202からのデータ信号（識別出力）の“1",“0"に対
応する出力をアンド回路204から発生する。アンド回路2
04の各出力は保持回路205に順次入力されて保持され、
直並列変換された結果を次の周期まで保持する。Thus, each AND circuit 204 is activated by one input of the shift register 203 and simultaneously outputs the output corresponding to "1" and "0" of the data signal (identification output) from the signal extracting means 202 at that time. Generated from 204. AND circuit 2
Each output of 04 is sequentially input to the holding circuit 205 and held,
The result of the serial-parallel conversion is held until the next cycle.

〔第３図の作用説明〕 第３図に示すアドレスカウンタ方式の出力ユニットと
入力ユニットの基本構成は、第１図において、スタート
信号線Ｓを使用しないで、各ユニットに設けたカウンタ
によりそれぞれのアドレスが指定される方式である。そ
して、少なくともデータ信号線Ｄおよびアース線Ｇの２
本の信号線に対し任意の位置で接続された出力ユニット
と入力ユニットの構成が示され、スタート信号がデータ
信号線Ｄ上にクロック信号と異なる波形により分配部13
から出力される場合の構成を示す。[Description of Operation of FIG. 3] The basic configuration of the output unit and the input unit of the address counter system shown in FIG. 3 does not use the start signal line S in FIG. In this method, addresses are specified. Then, at least the data signal line D and the ground line G
The configuration of an output unit and an input unit connected at an arbitrary position to this signal line is shown, and a start signal is provided on a data signal line D by a different waveform from a clock signal.
This shows the configuration in the case of output from.

第３図の入力ユニット，出力ユニットはそれぞれ第１
図の第1,第２入力ユニットおよび第１、第２出力ユニッ
トに対応する。The input unit and output unit in FIG.
It corresponds to the first and second input units and the first and second output units in the figure.

出力ユニット30および入力ユニット31には、第２図の
構成と同様の駆動用電源生成手段307,317および回路用
の安定化電源手段301,311を備え、出力ユニット30の信
号抽出手段302は第２図の出力ユニット20の信号抽出手
段と同様にクロック信号ck,データ信号dtを抽出すると
ともに、通常のクロック信号と異なる波形（例えば、VX
のレベルが一定時間継続）により表されたスタート信号
を検出してスタート信号stを発生する。入力ユニット31
の信号抽出手段312はクロック信号ckと通常のクロック
信号と異なる信号波形を検出してスタート信号stを発生
する。The output unit 30 and the input unit 31 are provided with driving power generation means 307 and 317 and stabilizing power supply means 301 and 311 similar to those in the configuration of FIG. 2, and the signal extraction means 302 of the output unit 30 outputs the output of FIG. signal extraction means similar to the clock signal ck of the unit 20 extracts the data signal dt, normal clock signal waveform different (e.g., V X
Is detected for a certain period of time) to generate a start signal st. Input unit 31
The signal extraction means 312 detects a signal waveform different from the clock signal ck and a normal clock signal and generates a start signal st.

第３図の周力ユニット30における作用を説明すると、
初めに信号抽出手段302がデータ信号線Ｄからスタート
信号stを検出すると、スタート信号stはカウンタ303に
供給され計数を開始する。これによりカウンタ303は信
号抽出手段302からのクロック信号ckの計数を開始す
る。カウンタ303が予め設定手段304に設定された計数値
に達すると、その出力端子から動作開始信号ｃを表す
“1"信号を発生し、シフトレジスタ305に“1"信号を供
給する。シフトレジスタ305はこの“1"信号をクロック
信号ckが発生する毎にシフト（図の場合右方向）して、
順次アンド回路306の１つを能動化し、その時のデータ
信号dtの“1",“0"に対応した出力をアンド回路から出
力して保持回路308にセットする。The operation of the peripheral force unit 30 in FIG. 3 will be described.
First, when the signal extracting means 302 detects the start signal st from the data signal line D, the start signal st is supplied to the counter 303 to start counting. Thus, the counter 303 starts counting the clock signal ck from the signal extracting means 302. When the counter 303 reaches the count value set in the setting means 304 in advance, it generates a “1” signal representing an operation start signal c from its output terminal and supplies the “1” signal to the shift register 305. The shift register 305 shifts this “1” signal (rightward in the figure) each time the clock signal ck is generated,
One of the AND circuits 306 is sequentially activated, and outputs corresponding to "1" and "0" of the data signal dt at that time are output from the AND circuit and set in the holding circuit 308.

設定手段304に設定する値は当該出力ユニット30に割
当てられたアドレスを表し、若しこのユニットの先頭の
出力端子がｕ番目のクロックから動作を開始する場合、
設定手段304に数値ｕが設定され、出力端子がｋ個あれ
ば、ｕ番目のクロック信号からｕ＋ｋ−１番目のクロッ
ク信号に対して出力動作を行う。The value set in the setting means 304 represents the address assigned to the output unit 30. If the first output terminal of this unit starts operating from the u-th clock,
If the value u is set in the setting unit 304 and there are k output terminals, the output operation is performed from the u-th clock signal to the u + k−1-th clock signal.

入力ユニット31も、信号抽出手段312からのスタート
信号stによりカウンタ313が起動してクロック信号ckの
計数を開始し、その計数値が設定手段314に予め設定さ
れた設定値に達すると、シフトレジスタ315に動作開始
を表す信号ｃが出力され、以後シフト動作を行い制御信
号または監視信号をデータ信号線Ｄに入力する。設定手
段314にもこの入力ユニットに割当てられたアドレスが
設定され、入力端子の数ｌに対応する数の信号をデータ
信号線Ｄに入力する。The input unit 31 also starts the counter 313 by the start signal st from the signal extracting means 312 and starts counting the clock signal ck, and when the counted value reaches a preset value set in the setting means 314, the shift register A signal c indicating the start of operation is output to 315, and thereafter, a shift operation is performed and a control signal or a monitoring signal is input to the data signal line D. The address assigned to this input unit is also set in the setting means 314, and the number of signals corresponding to the number l of input terminals is input to the data signal line D.

上記の第３図の説明は、入力ユニットと出力ユニット
がそれぞれ１対１で対応して設けられている例について
説明したが、このアドレスカウンタ方式による制御・監
視信号伝送方式では、１つの入力ユニットから発生する
制御信号または監視信号を他の複数の出力ユニットに伝
送することができる。すなわち、アドレスカウンタ方式
の場合、データ信号線からスタート信号を任意の位置の
ユニットが検出し、クロック信号を計数してユニットに
設定された数値に達すると入力または出力動作を開始す
るので、複数の出力ユニットに同じアドレスを設定する
ことができる。従って、１つの入力ユニットからのデー
タを複数の個所に同時に出力することができ、入力ユニ
ットと出力ユニットが１対ｎの他方向分岐伝送が可能と
なる。In the above description of FIG. 3, an example in which the input unit and the output unit are provided in one-to-one correspondence with each other has been described. Can be transmitted to a plurality of other output units. That is, in the case of the address counter method, a unit at an arbitrary position detects a start signal from a data signal line, counts a clock signal, and starts an input or output operation when the unit reaches a numerical value set in the unit. The same address can be set to the output unit. Accordingly, data from one input unit can be simultaneously output to a plurality of locations, and the input unit and the output unit can perform one-to-n one-way branch transmission.

また、第３図の構成により、出力ユニット，入力ユニ
ットの増設や取り外しを行う場合に設定手段の数値を設
定するだけで自由に変更することができる。Also, with the configuration of FIG. 3, when adding or removing an output unit or an input unit, it can be freely changed only by setting the numerical value of the setting means.

［実施例］ 本発明の実施例の構成を第４図乃至第９図を用いて説
明する。Embodiment A configuration of an embodiment of the present invention will be described with reference to FIGS.

第４図は分配部の実施例構成図、第５図（ａ）及び第
５図（ｂ）はスタート信号線方式の出力ユニットおよび
入力ユニットの実例例構成図、第６図（ａ）及び第６図
（ｂ）はアドレスカウンタ方式の出力ユニットおよび入
力ユニットの実施例構成図、第７図は終端ユニットの実
施例構成図、第８図（ａ）及び第８図（ｂ）は実施例の
タイムチャート、第９図は終端ユニットのタイムチャー
トである。FIG. 4 is a block diagram of an embodiment of the distribution unit, FIGS. 5 (a) and 5 (b) are block diagrams of an example of an output unit and an input unit of a start signal line system, and FIGS. 6 (a) and 6 (b). 6 (b) is a diagram showing an embodiment of an output unit and an input unit of an address counter system, FIG. 7 is a diagram showing an embodiment of a terminal unit, and FIGS. 8 (a) and 8 (b) are diagrams of an embodiment. FIG. 9 is a time chart of the terminal unit.

〔分配部の実施例構成〕[Example configuration of distribution unit]

第４図の構成および動作を第８図（ａ），第８図
（ｂ）を参照しながら説明する。The configuration and operation of FIG. 4 will be described with reference to FIGS. 8 (a) and 8 (b).

第４図の電源回路40は外部からの入力電源24V（ボル
ト）から電子回路で構成する各部の電源を発生する。ま
た、データ信号線Ｄに供給される電源24V（第１図のVX
に対応）もその入力電源から供給される。The power supply circuit 40 shown in FIG. 4 generates a power supply for each part constituted by an electronic circuit from an externally supplied input power supply of 24 V (volt). Further, the power supply 24V (Figure 1 supplied to the data signal line D V X
Is also supplied from the input power supply.

発振器（OSCで表示）44から発生したクロック信号
は、カウンタ43,シフトレジスタ45,フリップフロップ回
路46などに供給される。カウンタ43はスタート信号の時
のクロック信号から計数を開始する。信号伝送に必要な
クロック信号の数が設定器41に設定されており、カウン
タ43の計数値と一致すると一致回路42から出力が発生し
て、シフトレジスタ45に“1"信号を供給する。The clock signal generated from the oscillator (indicated by OSC) 44 is supplied to the counter 43, the shift register 45, the flip-flop circuit 46, and the like. The counter 43 starts counting from the clock signal at the time of the start signal. The number of clock signals required for signal transmission is set in the setting unit 41. When the number of clock signals matches the count value of the counter 43, an output is generated from the matching circuit 42, and a "1" signal is supplied to the shift register 45.

シフトレジスタ45は線路の状態（短絡など）をチェッ
クするためのタイミング信号を端子ｐ＋１〜ｐ＋４に順
次発生し、各エラーチェック回路471〜474においてチェ
ックを行う。各エラーチェック回路の機能は後述する終
端ユニット（第７図）に関連して説明する。シフトレジ
スタ45の最後の出力ｐ＋４のタイミングでカウンタ43は
クリアされ、次の周期の計数を開始する。（第８図
（ｂ）の参照） 発振器44の出力はノア回路486,オア回路487を経て増
幅器484,485に供給され、増幅器484には12Vが供給さ
れ、増幅器485には24Vが供給され、それぞれ駆動される
と12Vおよび24Vの出力を発生し、24Vの電源にクロック
信号が重畳された出力をデータ信号線Ｄに供給する。そ
の信号波形の一部が、第８図（ａ）のの「Ｄ線」とし
て示されている。The shift register 45 sequentially generates a timing signal for checking the state of the line (short circuit or the like) at the terminals p + 1 to p + 4, and the error check circuits 471 to 474 perform a check. The function of each error check circuit will be described with reference to a terminal unit (FIG. 7) described later. The counter 43 is cleared at the timing of the last output p + 4 of the shift register 45, and starts counting in the next cycle. (Refer to FIG. 8 (b).) The output of the oscillator 44 is supplied to the amplifiers 484 and 485 via the NOR circuit 486 and the OR circuit 487, 12V is supplied to the amplifier 484, and 24V is supplied to the amplifier 485, and each is driven. Then, outputs of 12 V and 24 V are generated, and an output in which a clock signal is superimposed on a power supply of 24 V is supplied to the data signal line D. A part of the signal waveform is shown as “D line” in FIG. 8 (a).

また、ノア回路486,オア回路487はアドレスカウンタ
方式のユニットを使用する場合にスタート信号として、
24Vの波形が一定時間継続（クロック信号周期の1.5倍）
する波形を発生させるために設けられ、シフトレジスタ
45の出力ｐ＋4,p＋３が使用されている。（第８図
（ｂ）の参照） 第１ユニット群と第２ユニット群の両方または一方が
スタート信号線方式（データ信号線D,アース線Ｇおよび
スタート信号線Ｓ）の入・出力ユニットを使用する場合
に、スタート信号線にスタート信号を供給する構成が備
えられている。すなわち、フリップフロップ回路46がシ
フトレジスタ45の最終段の出力ｐ＋４が発生すると、ク
ロック信号の１周期間に渡って“1"出力を発生し、ドラ
イバ481,482からクロック信号の１周器継続する０レベ
ルのスタート信号を発生する。その波形は第８図（ａ）
のおよび第８図（ｂ）のの「Ｓ線」として示されて
いる。Further, the NOR circuit 486 and the OR circuit 487 serve as start signals when using an address counter type unit.
24V waveform continues for a fixed time (1.5 times the clock signal period)
Shift register provided to generate the
Forty-five outputs p + 4, p + 3 are used. (Refer to FIG. 8 (b)) Both or one of the first unit group and the second unit group uses an input / output unit of a start signal line system (data signal line D, ground line G and start signal line S). In such a case, a configuration for supplying a start signal to the start signal line is provided. That is, when the flip-flop circuit 46 generates the output p + 4 of the last stage of the shift register 45, it generates a "1" output for one cycle of the clock signal, and the driver 481 and 482 keeps the clock signal at one level continuing for one cycle. Generates a start signal. The waveform is shown in FIG.
And as "S line" in FIG. 8 (b).

また、本実施例では、分配部から出力されるデータ信
号線Ｄに24Vが重畳されているので、各ユニットはこの
線から必要な電源を生成することができるが、電源容量
不足時に備えて、分配部から外部電源を各入・出力ユニ
ットおよび制御部，センサ部に供給するための電源線Ｐ
に24Vの電源を供給する構成を備えることもできる（必
須の線ではない）。Further, in the present embodiment, since 24 V is superimposed on the data signal line D output from the distribution unit, each unit can generate a necessary power supply from this line. Power supply line P for supplying external power from the distribution unit to each input / output unit, control unit, and sensor unit
Can be configured to provide 24V power (not required).

〔スタート信号線方向の実施例構成〕[Example configuration of start signal line direction]

次に第５図（ａ）および第５図（ｂ）に示すスタート
信号線方式の出力ユニットと入力ユニットの実施例構成
について説明すると、これらのユニットは第２図に示す
基本構成の原理により動作する。Next, an embodiment of the output unit and the input unit of the start signal line type shown in FIGS. 5A and 5B will be described. These units operate according to the principle of the basic configuration shown in FIG. I do.

第５図（ａ）において、左側に設けられた分配部また
は前段のユニットと、スタート信号線S,データ信号線D,
アース線Ｇおよび電源線Ｐ（駆動用電源）が接続され、
右側の後続するユニットと同様の線により接続される。
そして、データ信号線Ｄからダイオードｄとコンデンサ
ｃとにより平滑された電源（ほぼ24V）を得、その電圧
は電源線Ｐと接続されるとともに駆動電源端子Pdに出力
される。また、この電圧24Vを入力としてCV（コンバー
タ53）において各電子回路（シフトレジスタ等）用の安
定化電源Vccを生成する。In FIG. 5 (a), a distribution unit or a preceding unit provided on the left side is connected to a start signal line S, a data signal line D,
The ground line G and the power line P (power supply for driving) are connected,
It is connected by the same line as the succeeding unit on the right.
Then, a power supply (approximately 24 V) smoothed by the diode d and the capacitor c is obtained from the data signal line D, and the voltage is connected to the power supply line P and output to the drive power supply terminal Pd. Also, the voltage 24V is input to generate a stabilized power supply Vcc for each electronic circuit (shift register and the like) in the CV (converter 53).

また、データ信号線Ｄのクロック信号成分（12Vか、
０に近いレベル）を比較器51において電圧16Vと比較す
ることにより抽出し、抽出されたクロック信号cpはシフ
トレジスタ54に入力される。そしてデータ信号線Ｄのク
ロック信号に重畳したデータ信号を比較器52において、
電圧8Vと比較することにより抽出し、8Vより低い0Vに近
い電圧の場合“1"（オン）信号として出力を発生し、そ
れ以上の時“0"（オフ）信号を出力する。Also, the clock signal component of the data signal line D (12V or
(A level close to 0) is extracted by comparing it with a voltage of 16 V in the comparator 51, and the extracted clock signal cp is input to the shift register. The data signal superimposed on the clock signal of the data signal line D is output to the comparator 52 by the comparator 52.
The voltage is extracted by comparing with a voltage of 8V. If the voltage is lower than 8V and close to 0V, an output is generated as a "1" (ON) signal, and if it is higher than that, an "0" (OFF) signal is output.

スタート信号線Ｓからのスタート信号は増幅器50を介
してシフトレジスタ54に入力し、最初の段Q1から“1"が
発生し、クロック信号cpによりシフトする。“1"の出力
は対応するフリップフロップ回路55に入力され、その時
比較器52で識別したデータ信号の“0",“1"に対応する
信号がフリップフロップ回路55に保持され、全部のフリ
ップフロップ回路にデータ信号線Ｄに現れた信号に対応
したデータが格納される。Start signal from the start signal line S is inputted to the shift register 54 via the amplifier 50, "1" is generated from the first stage Q 1, it is shifted by the clock signal cp. The output of "1" is input to the corresponding flip-flop circuit 55, and the signals corresponding to the data signals "0" and "1" identified by the comparator 52 at that time are held in the flip-flop circuit 55, and all the flip-flop circuits 55 Data corresponding to the signal appearing on the data signal line D is stored in the circuit.

データ信号線Ｄに第８図（ａ）の（同図と同じ）
のような信号が入力された場合、複数のフリップフロッ
プ回路55の出力OUT0〜OUTnからは第８図（ａ）のに示
すような出力が発生する。8 (a) (same as the same figure)
When a signal is inputted as an output as shown in Figure No. 8 (a) is generated from the output OUT 0 to OUT n of the plurality of flip-flop circuit 55.

これらの出力は第１図を参照すると明らかなように被
制御部に接続する出力ユニットであればドライバ56を介
して被制御部の各機器を駆動し、制御部に接続する出力
ユニットであればドライバ56を介することなく制御部に
並列に供給される。As shown in FIG. 1, if these outputs are output units connected to the controlled unit, the respective units of the controlled unit are driven via the driver 56 if the output unit is connected to the controlled unit. The data is supplied to the control unit in parallel without passing through the driver 56.

また、シフトレジスタ54の最後段Qnに達すると、イン
バータ57から出力が発生し、後続するユニットにスター
ト信号（スタート信号線Ｓへ）を出力する。Further, it reaches the last stage Q n of the shift register 54, the output from the inverter 57 is generated, and outputs a start signal (to the start signal line S) to a subsequent unit.

次に第５図（ｂ）に示すスタート信号線方式の入力ユ
ニットの実施例構成について概説すると、第５図（ａ）
と同様の線P,S,D,G（電源線Ｐは必要により設ける）に
より隣接するユニットと接続され、データ信号線Ｄから
ダイオードｄとコンデンサｃとにより平滑された電源
（ほぼ24V）を得て、その電圧を電源線Ｐと接続すると
ともに駆動用電源Pdを外部（制御部やセンサ等）に出力
する。また、24VからCV（コンバータ）63においてVcc電
圧を発生する。Next, the configuration of an embodiment of the start signal line type input unit shown in FIG. 5B will be outlined.
Are connected to adjacent units by the same lines P, S, D, and G (the power supply line P is provided as necessary), and a power source (almost 24 V) smoothed by the diode d and the capacitor c is obtained from the data signal line D. Then, the voltage is connected to the power supply line P, and the driving power supply Pd is output to the outside (a control unit, a sensor, or the like). Also, a Vcc voltage is generated in the CV (converter) 63 from 24V.

隣接ユニット（図の左側）からスタート信号が入力す
るとシフトレジスタ64に供給され、比較器61で抽出した
クロック信号でシフトレジスタ64がシフト駆動される。
シフトレジスタ64の各段の出力によりアンド回路65に入
力され各入力信号IN0〜INnの“1",“0"に対応した出力
がノア回路66,アンド回路67を介してドライバ62からデ
ータ信号線Ｄに出力される。この入力ユニットは第１図
を参照すると分かるように、制御部に接続する入力ユニ
ットなら制御信号が入力され、センサ部に接続する入力
ユニットなら監視信号（検知信号）が入力される。When a start signal is input from an adjacent unit (left side in the drawing), the start signal is supplied to the shift register 64, and the shift register 64 is shifted and driven by the clock signal extracted by the comparator 61.
The output of each stage of the shift register 64 is input to the AND circuit 65, and the output corresponding to “1” and “0” of each of the input signals IN 0 to IN n is output from the driver 62 via the NOR circuit 66 and the AND circuit 67. The signal is output to the signal line D. As shown in FIG. 1, the input unit receives a control signal if the input unit is connected to the control unit, and receives a monitoring signal (detection signal) if the input unit is connected to the sensor unit.

この時の信号波形の例を第８図（ａ）に示し、入力ユ
ニットへの入力端子IN0,IN1・・の信号入力がに示す
ような場合、データ信号線Ｄのクロック信号の12Vの区
間に入力信号の“0",“1"に対応してそのレベルを12V,0
Vにする。これにより同図に示すように“1"の信号は
斜線が付されたように0Vに変化し、“0"の場合12Vが維
持される。An example of the signal waveform at this time is shown in FIG. 8 (a). In the case where the signal input to the input terminals IN 0 , IN 1 ... In the section, the level is 12V, 0 corresponding to the input signal “0”, “1”.
V. As a result, as shown in the figure, the signal of "1" changes to 0V as indicated by hatching, and the signal of "0" maintains 12V.

〔アドレスカウンタ方式の実施例の説明〕[Description of Embodiment of Address Counter Method]

第６図（ａ）および第６図（ｂ）に示すアドレスカウ
ンタ方式の出力ユニットと入力ユニットの実施例構成に
ついて説明すると、これらのユニットは第３図に示す基
本構成の原理により動作する。The configuration of the embodiment of the output unit and the input unit of the address counter system shown in FIGS. 6 (a) and 6 (b) will be described. These units operate according to the principle of the basic configuration shown in FIG.

第６図（ａ）の出力ユニットは、共通のデータ信号線
D,アース線Ｇと電源線Ｐ（必要なら設ける）に接続する
端子D,G,Pが設けられ、データ信号線Ｄからの24V電源の
発生,Vccの電圧発生，クロック信号の抽出，データ信号
の識別のための構成を第５図（ａ）と同様に備えてい
る。アドレスカウンタ方式の場合、どのユニットも設置
される位置とアドレスとの関係がないため、任意の位置
に設けることができる。The output unit of FIG. 6 (a) has a common data signal line.
Terminals D, G, and P are provided for connection to D, ground line G, and power line P (provided if necessary). 24 V power supply from data signal line D, Vcc voltage generation, clock signal extraction, data signal Is provided in the same manner as in FIG. 5 (a). In the case of the address counter method, there is no relation between the position where any unit is installed and the address, and therefore, any unit can be provided at an arbitrary position.

このアドレスカウンタ方式の出力ユニットも、スター
ト信号線方式のユニットと同様にデータ信号線Ｄからダ
イオードｄとコンデンサc1とにより平滑されたほぼ24V
の電源を得て電源線Ｐと接続されるとともに駆動電源端
子Pdに出力される構成および、CV（コンバータ）78にお
いて各電子回路（シフトレジスタ等）用の安定化電源Vc
cを生成する構成を備えている。また、クロック信号は
比較回路75で抽出され、データ信号は比較回路76で抽出
される。The output unit of the address counter system also has a voltage of approximately 24 V smoothed from the data signal line D by the diode d and the capacitor c1, similarly to the start signal line system.
And a connection to the power supply line P and output to the drive power supply terminal Pd. A stabilized power supply Vc for each electronic circuit (shift register, etc.) in the CV (converter) 78
A configuration for generating c is provided. The clock signal is extracted by the comparison circuit 75, and the data signal is extracted by the comparison circuit 76.

第４図の分配部から発生したデータ信号線Ｄ上のスタ
ート信号（クロック周期の1.5倍の長さの24V信号）が入
力されると、比較器75（16Vと入力電圧を比較）から検
出出力が発生し、その出力を抵抗Ｒとコンデンサc2の時
定数回路において時間を識別し、所定時間以上継続する
とシュミット回路74から出力が発生して、カウンタ72を
クリアする。すると、比較器75で検出するそれ以降のク
ロック信号の計数がカウンタ72において開始される。When a start signal (24 V signal having a length 1.5 times the clock cycle) on the data signal line D generated from the distribution unit shown in FIG. 4 is input, a detection output from the comparator 75 (compares the input voltage with 16 V) is output. Is generated, the time is discriminated in the time constant circuit of the resistor R and the capacitor c2. If the output continues for a predetermined time or more, an output is generated from the Schmitt circuit 74 and the counter 72 is cleared. Then, the counter 72 starts counting the clock signals thereafter detected by the comparator 75.

このカウンタ72のカウント動作を第８図（ａ）のに
示す。一方、この出力ユニットに対して予め割当てられ
たアドレスが設定回路70に設定されており、その設定値
とカウンタ72のカウント値が一致回路71で対比されカウ
ント値が設定値に達すると、一致回路71のOUT端子から
一致出力が発生してシフトレジスタ73に入力する。The counting operation of the counter 72 is shown in FIG. On the other hand, an address previously assigned to this output unit is set in the setting circuit 70, and the set value is compared with the count value of the counter 72 by the matching circuit 71. When the count value reaches the set value, the matching circuit A coincidence output is generated from the OUT terminal 71 and input to the shift register 73.

これによりこの出力ユニットの出力動作が開始され
る。すなわち、シフトレジスタ73は“1"信号を以後のク
ロック信号によりシフトして、出力端子Q0,Q1,Q2・・の
順に出力し第５図（ａ）の出力ユニットと同様に対応す
るフリップフロップ回路77に比較器76で抽出したデータ
信号の“1"または“0"をラッチする。シフトレジスタの
最終段Qnに達するとこのユニットにおける出力動作を実
行する。Thus, the output operation of the output unit is started. That is, the shift register 73 shifts the "1" signal by the subsequent clock signal and outputs the output terminals in the order of Q 0 , Q 1 , Q 2 ..., Corresponding to the output unit of FIG. The data signal “1” or “0” extracted by the comparator 76 is latched in the flip-flop circuit 77. Upon reaching the last stage Q n of the shift register to perform the output operation in this unit.

このアドレスカウンタ方式の出力ユニットは、複数の
出力ユニットのアドレスとして設定回路70に同一の数値
を設定することにより、データ信号線Ｄ上に表れた１つ
のデータ（１つの入力ユニットにより供給される）を複
数の出力ユニットに分岐出力することができる。これに
より、例えば１つの制御信号で複数個所の被制御部を制
御する等の構成を実現できる。その場合、入力ユニット
はアドレスカウンタ方式か、スタート信号線方式の何れ
でもよいことは明らかである。This address counter type output unit sets one data (supplied by one input unit) appearing on the data signal line D by setting the same numerical value in the setting circuit 70 as the address of a plurality of output units. Can be branched and output to a plurality of output units. This makes it possible to realize a configuration in which, for example, one controlled signal controls a plurality of controlled units. In that case, it is clear that the input unit may be either an address counter type or a start signal line type.

第６図（ｂ）のアドレスカウンタ方式の入力ユニット
は、第６図（ａ）と同様の構成により特定波形のスター
ト信号を検出（他の各ユニットも一斉に検出）して、カ
ウンタ82が動作開始し、クロック信号を計数して設定回
路80に設定された当該ユニットの割当てアドレスに達す
ると、一致回路81からの出力によりシフトレジスタ83が
シフト動作を開始する。この入力ユニットはこれにより
各入力端子IN0〜INnに入力された信号の“0",“1"に対
応する信号を検出してデータ信号線Ｄのクロック信号位
置に対応したレベルを発生する動作を第５図（ｂ）の入
力ユニットと同様に実行する。The input unit of the address counter type shown in FIG. 6B detects the start signal of a specific waveform (the other units are also detected simultaneously) and operates the counter 82 by the same configuration as that of FIG. 6A. At the start, when the clock signal is counted and reaches the assigned address of the unit set in the setting circuit 80, the shift register 83 starts the shift operation by the output from the matching circuit 81. The input unit thereby generating a level corresponding to the clock signal position of the data signal line D by detecting a signal corresponding to "0", "1" of the signals input to the input terminal IN 0 to IN n The operation is performed in the same manner as the input unit of FIG.

〔終端ユニットの実施例構成〕[Example configuration of terminal unit]

次に第７図に示す終端ユニットの実施例の構成を第９
図に示す終端ユニットのタイムチャートを参照しながら
説明する。Next, the configuration of the embodiment of the terminal unit shown in FIG.
This will be described with reference to the time chart of the terminal unit shown in the figure.

この終端ユニットは、スタート信号線方式（スタート
信号線S,データ信号線D,アース線Ｇ）の構成を備えてい
る。このユニットは最終段に接続されるので、前段のユ
ニットからスタート信号が第９図のＳに示すように端子
Ｓに入力する。この時、データ信号線Ｄから比較器91に
よりクロック信号を検出すると、アンド回路A1から第９
図A1に示すようなパルス出力が発生して、フリップフロ
ップ回路93をセット状態にして、その出力端子Ｑから
“1"出力をアンド回路A2に供給する。このあと、アンド
回路A2にはクロック周期に従ったクロック信号が入力さ
れる。This terminal unit has a configuration of a start signal line system (start signal line S, data signal line D, ground line G). Since this unit is connected to the last stage, a start signal is input to the terminal S as shown by S in FIG. 9 from the preceding unit. At this time, when the comparator 91 detects a clock signal from the data signal line D, the AND circuit A1 outputs the ninth signal.
A pulse output as shown in FIG. A1 is generated, the flip-flop circuit 93 is set, and the output terminal Q supplies a "1" output to the AND circuit A2. Thereafter, a clock signal according to the clock cycle is input to the AND circuit A2.

この周期に従ったクロック信号が検出される間は、比
較器91からのクロック信号（“1"出力）によりアンド回
路A2から“1"出力が発生するが、抵抗Ｒとコンデンサc2
とで構成する時定数回路の時定数（τ＝c2R）より短い
時間しか“1"出力が発生しないので、シュミット回路94
を駆動する出力が発生しない。ところが、第４図の分配
部からＰ＋３のタイミングの時に、第９図のＤに示すよ
うに、クロック信号のレベル（12ボルト）が通常の２倍
以上の時間継続すると、シュミット回路94がオンとなり
出力d1が第９図に示すように発生して、ドライバ92を駆
動し、データ信号線Ｄに0Vの出力を発生する。その際フ
リップフロップ回路93をリセットする。While the clock signal according to this cycle is detected, the clock signal (“1” output) from the comparator 91 generates “1” output from the AND circuit A2, but the resistor R and the capacitor c2
Since the "1" output is generated only for a time shorter than the time constant (τ = c2R) of the time constant circuit constituted by
No output is generated to drive. However, at the timing of P + 3 from the distribution unit in FIG. 4, if the level of the clock signal (12 volts) continues for more than twice the normal time as shown in D of FIG. 9, the Schmitt circuit 94 turns on. An output d1 is generated as shown in FIG. 9 to drive the driver 92 and generate an output of 0 V on the data signal line D. At that time, the flip-flop circuit 93 is reset.

データ信号線Ｄに入力されたその0V（“1"を表す信
号）信号は分配部（第４図）のエラー３チェック回路47
3においてチェックされ、もしこれが検出されないと何
らかの障害が発生しているものと判断される。The 0V (signal representing "1") signal input to the data signal line D is output to the error 3 check circuit 47 of the distribution unit (FIG. 4).
A check is made in 3 and if this is not detected, it is determined that some fault has occurred.

この終端ユニットはアドレスカウンタ方式の場合にも
簡単な回路の変更で使用することができる。すなわち、
第６図（ａ），第６図（ｂ）と同様にカウンタとアドレ
ス設定回路（信号伝送用に割当てたアドレスの後のアド
レスを設定），一致回路により終端のアドレスを検出し
て出力を発生し、その出力をアンド回路A1に供給する構
成とし、クロック信号によりフリップフロップ回路93を
セットすればよい。This terminal unit can be used with a simple circuit change even in the case of the address counter system. That is,
Similar to FIGS. 6 (a) and 6 (b), the counter and address setting circuit (set the address after the address assigned for signal transmission) and the matching circuit detect the terminal address and generate an output. Then, the output may be supplied to the AND circuit A1, and the flip-flop circuit 93 may be set by a clock signal.

前段からは、スタート信号線S,データ信号線D,アース
線Ｇおよび電源線Ｐ（予備電源用）が接続され，データ
信号線Ｄからダイオードｄとコンデンサc1とにより平滑
された電源（ほぼ24V）を得て、更にCV95から各電子回
路（シフトレジスタ等）用の電源Vccを生成する。From the previous stage, a start signal line S, a data signal line D, a ground line G, and a power supply line P (for a standby power supply) are connected, and a power supply (almost 24 V) smoothed from the data signal line D by a diode d and a capacitor c1. Then, a power supply Vcc for each electronic circuit (shift register and the like) is generated from CV95.

〔エラーチェック動作〕[Error check operation]

分配部（第４図参照）の実施例の説明において触れた
エラーチェック動作について以下に説明する。The error checking operation mentioned in the description of the embodiment of the distribution unit (see FIG. 4) will be described below.

第４図および第８図（ｂ）のタイムチャートを用いて
説明すると、被制御部またはセンサ部の間の信号伝送の
ためにの最後のクロック（ｐ番目とする）の次の時点
（ｐ＋１）でシフトレジスタ45の出力端子ｐ＋１から出
力が発生し、このタイミングでエラー１チェック回路47
1によるENDチェックが行われる。Explaining with reference to the time charts of FIGS. 4 and 8 (b), the time point (p + 1) following the last clock (p-th) for signal transmission between the controlled unit or the sensor unit Output from the output terminal p + 1 of the shift register 45, and at this timing, the error 1 check circuit 47
An END check by 1 is performed.

すなわち、この時、制御部側の第１ユニット群（制御
部側）の最後に接続されたユニットのシフトレジスタの
終端からスタート信号が発生し、これを第４図の左端に
示すＲ端子に供給する。このスタート信号をクロック信
号ｐ＋１のタイミングでエラー１チェック回路471でチ
ェックする。That is, at this time, a start signal is generated from the end of the shift register of the last unit connected to the first unit group (control unit side) on the control unit side, and is supplied to the R terminal shown on the left end of FIG. I do. This start signal is checked by the error 1 check circuit 471 at the timing of the clock signal p + 1.

但し、この機能は制御部側の第１ユニット群がスター
ト信号線方式の場合に構成することができる。However, this function can be configured when the first unit group on the control unit side uses the start signal line system.

もし、“1"信号が検出されないと、全部のユニットに
データ信号が伝らわなかったことがわかる。その場合オ
ア回路475,ドライバ476を介してリレーX477を駆動し
て、その接点により監視ランプを点灯する。この場合、
エラー発生で通常点灯しているランプを消灯するように
してもよい。If the "1" signal is not detected, it is understood that the data signal has not been transmitted to all the units. In this case, the relay X477 is driven via the OR circuit 475 and the driver 476, and the contact turns on the monitoring lamp. in this case,
The lamp that is normally turned on when an error occurs may be turned off.

次のクロック信号ｐ＋２のタイミングでは、データ信
号線のレベル（クロック信号のタイミング）が12V
（“0"信号）であるかのエラー２チェックを行う。すな
わちデータ信号線Ｄ上の信号レベルを比較器483におい
て12Vの電圧と比較して、12Vより低い信号レベルのとき
“1"出力を発生し、それ以外の時“0"を発生する。その
反転出力（ノット回路を介した）はエラー２チェック回
路472に供給され、“1"が入力されれば正常、“0"であ
ればエラー出力を発生する。At the next timing of the clock signal p + 2, the level of the data signal line (clock signal timing) is 12 V
("0" signal) error 2 check. That is, the signal level on the data signal line D is compared with a voltage of 12V in the comparator 483, and a "1" output is generated when the signal level is lower than 12V, and a "0" is generated otherwise. The inverted output (via the knot circuit) is supplied to an error 2 check circuit 472, and if "1" is input, it is normal, and if "0", an error output is generated.

このエラー２チェックは、全てのユニットへのデータ
信号の伝送が終了した時点において行われるので、デー
タ信号線Ｄ上には“1"信号（0Vの電圧）が現れないはず
であるが、何らかのエラー（データ信号線とアース線の
短絡や、アドレスの設定の誤りなど）が発生した時に
“1"信号が発生するとこのエラー２チェック回路472に
より検出することができる。This error 2 check is performed at the time when the transmission of the data signal to all the units is completed. Therefore, the “1” signal (0 V voltage) should not appear on the data signal line D. When a "1" signal is generated when a short circuit occurs between the data signal line and the ground line or an address setting error is detected, the error 2 check circuit 472 can detect the signal.

次のクロック信号ｐ＋３のタイミングでは、エラー３
チェック回路473により、データ信号線Ｄの信号が“1"
であることを確認し、“0"ならエラー検出出力を発生す
る。すなわち、このタイミングでな分配部のシフトレジ
スタ45からのｐ＋３の出力により、第８図（ｂ）のに
示すように、クロック信号の前半の24Vが出力されない
で12Vが継続して出力される。これに対応して、第７図
に示す終端ユニットから、第９図のタイムチャートに示
すように既に説明した動作により0Vレベル（“1"）の信
号がデータ信号線Ｄに出力される。従って、この時のデ
ータ信号線上の信号を分配部の比較器483で検出し、エ
ラー３チェック回路473においてｐ＋４の立ち上がりエ
ッジでチェックする。もし、その信号が“0"なら断線，
短絡事故などで伝送ケーブルが終端まで届いていないと
いうエラーが検出される。At the timing of the next clock signal p + 3, the error 3
The signal of the data signal line D is set to “1” by the check circuit 473.
And if "0", an error detection output is generated. That is, due to the output of p + 3 from the shift register 45 of the distribution unit at this timing, as shown in FIG. 8B, the first 24 V of the clock signal is not output but 12 V is continuously output. In response to this, a signal of 0V level (“1”) is output to the data signal line D from the terminal unit shown in FIG. 7 by the operation already described as shown in the time chart of FIG. Therefore, the signal on the data signal line at this time is detected by the comparator 483 of the distribution unit, and the error 3 check circuit 473 checks at the rising edge of p + 4. If the signal is “0”, disconnection,
An error that the transmission cable has not reached the end due to a short circuit accident or the like is detected.

次のクロック信号ｐ＋４のタイミングでは、分配部の
シフトレジスタ45のｐ＋４の出力によりカウンタ43がリ
セットし、その立ち下がり時にスタート信号線方式のユ
ニットへ供給するスタート信号（スタート信号線Ｓ）を
フリップフロップ回路46から発生する。そのバッファ48
1,482から出力されたスタート信号をアンド回路480で検
出してエラー４チェック回路474でチェックして、もし
異常（発生していないとき）ならエラー出力を発生し、
他のエラー検出時と同様にリレーＸを駆動する。At the timing of the next clock signal p + 4, the counter 43 is reset by the output of p + 4 of the shift register 45 of the distribution unit, and the start signal (start signal line S) to be supplied to the start signal line type unit at the time of its fall is flip-flop. Generated from circuit 46. Its buffer 48
The start signal output from 1,482 is detected by the AND circuit 480 and checked by the error 4 check circuit 474, and if abnormal (if not occurring), an error output is generated,
The relay X is driven as in the case of detecting another error.

［発明の効果］ 本発明によれば、分配部に入力ユニットと出力ユニッ
トを接続し、分配部から電源に重畳したクロック信号を
共通のデータ信号線に出力することにより制御部と被制
御部およびセンサ部間の双方向高速な信号伝送を、簡易
な構成で実現することができる。[Effects of the Invention] According to the present invention, an input unit and an output unit are connected to a distribution unit, and a clock signal superimposed on a power supply is output from the distribution unit to a common data signal line, so that the control unit and the controlled unit and Bidirectional high-speed signal transmission between the sensor units can be realized with a simple configuration.

本発明のアドレスカウンタ式のユニットを用いる構成
によれば、少ない線路により構成することができ配線の
コストが安価となり、ユニットの接続配置が簡単にな
る。そして、各ユニットに対するアドレスの割り付けを
任意に行うことができるのでユニットの追加，削除が必
要な位置で自由に行える。また、この方式によれば、一
つの入力ユニットに対応する出力ユニットを第１ユニッ
ト群および第２ユニット群の全体にわたり複数個設ける
ことにより、同一のデータ信号を任意の複数位置に分岐
伝送することが可能となる。According to the configuration using the address counter type unit of the present invention, it can be configured with a small number of lines, the wiring cost is reduced, and the connection arrangement of the units is simplified. Since the address can be arbitrarily assigned to each unit, the unit can be freely added or deleted at a position where addition or deletion of the unit is required. Further, according to this method, the same data signal is branched and transmitted to a plurality of arbitrary positions by providing a plurality of output units corresponding to one input unit throughout the first unit group and the second unit group. Becomes possible.

さらに、信号伝送の実行中に常時エラーのチェックを
行うことができ、エラーが発生すると直ちに検出するこ
とができ信頼性を向上することができる。Further, an error can be checked at all times during execution of signal transmission, and when an error occurs, it can be detected immediately and reliability can be improved.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の基本構成図、第２図はスタート信号線
方式の出力ユニットと入力ユニットの基本構成図、第３
図はアドレスカウンタ方式の出力ユニットと入力ユニッ
トの基本構成図、第４図は分配部の実施例構成図、第５
図（ａ）及び第５図（ｂ）はスタート信号線方式の出力
ユニットおよび入力ユニットの実施例構成図、第６図
（ａ）及び第６図（ｂ）はアドレスカウンタ方式の出力
ユニットおよび入力ユニットの実施例構成図、第７図は
終端ユニットの実施例構成図、第８図（ａ）及び第８図
（ｂ）は実施例のタイムチャート、第９図は終端ユニッ
トのタイムチャート、第10図は従来例の構成図である。 第１図中、 10:制御部 11:第１出力ユニット 12:第１入力ユニット 13:分配部 14:第２出力ユニット 15:第２入力ユニット 16:被制御部 17:センサ部 18,19:終端ユニット D:データ信号線 G:アース線 S:スタート信号線 P:電源線FIG. 1 is a basic configuration diagram of the present invention, FIG. 2 is a basic configuration diagram of an output unit and an input unit of a start signal line system, and FIG.
The figure shows the basic configuration of the output unit and the input unit of the address counter system, FIG. 4 shows the configuration of the embodiment of the distribution unit, and FIG.
5 (a) and 5 (b) are diagrams showing an embodiment of a start signal line type output unit and an input unit, and FIGS. 6 (a) and 6 (b) are address counter type output units and inputs. FIG. 7 is a block diagram of an embodiment of the terminal unit, FIG. 7 is a block diagram of the embodiment of the terminal unit, FIGS. 8 (a) and 8 (b) are time charts of the embodiment, FIG. FIG. 10 is a configuration diagram of a conventional example. In FIG. 1, 10: control unit 11: first output unit 12: first input unit 13: distribution unit 14: second output unit 15: second input unit 16: controlled unit 17: sensor unit 18, 19: Terminal unit D: Data signal line G: Ground line S: Start signal line P: Power supply line

フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 9/00 - 9/16Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) H04Q 9/00-9/16

Claims (14)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】共通のデータ信号線を介し、制御部からの
制御信号を被制御部に伝送し且つ該被制御部を監視する
センサ部からの監視信号を前記制御部に伝送する制御・
監視信号伝送方式において、 タイミング信号を発生するためのタイミング発生手段，
予め定められた一定のレベルの電源電圧を発生するため
の電源手段及び前記電源電圧を，前記タイミング信号の
制御下で，前記電源電圧とは異なる電圧レベルを有する
直列のパルス状電圧信号に変換してデータ信号線に出力
する変換手段を含む分配部と， 制御部及び分配部に少なくともデータ信号線を介して接
続された第１のユニット群であって，データ信号線に接
続されて，前記タイミング信号の制御下でデータ信号線
上の前記直列のパルス状電圧信号のレベルを制御部から
並列に入力される制御データ信号で変調する少なくとも
１つの第１の入力ユニットと，制御部及び分配部に少な
くとも前記データ信号線を介して接続されて，前記タイ
ミング信号の制御下でデータ信号線から前記センサ部の
状態に対応する直列の監視信号を抽出して前記制御部に
並列に出力する少なくとも１つの第１の出力ユニットと
を含む第１のユニット群と， 分配部に接続された第２のユニット群であって，前記被
制御部及びデータ信号線に接続され，前記タイミング信
号の制御下で，データ信号線を介し前記第１の入力ユニ
ットから供給される前記直列のパルス状電圧信号のレベ
ルを復調し前記制御データ信号を抽出して被制御部に供
給する少なくとも１つの第２の出力ユニットと，センサ
部及びデータ信号線に接続されて前記タイミング信号の
制御下でデータ信号線上の前記直列のパルス状電圧信号
のレベルをセンサ部から並列に入力される監視データで
変調し前記第１の出力ユニットに伝送するための少なく
とも１つの第２の入力ユニットとを有する第２のユニッ
ト群を備えることを特徴とする制御・監視信号伝送方
式。A control unit for transmitting a control signal from a control unit to a controlled unit via a common data signal line and transmitting a monitoring signal from a sensor unit for monitoring the controlled unit to the control unit.
A timing generating means for generating a timing signal in the monitoring signal transmission method,
A power supply means for generating a power supply voltage of a predetermined constant level, and converting the power supply voltage into a serial pulse voltage signal having a voltage level different from the power supply voltage under the control of the timing signal. A first unit group connected to the control unit and the distribution unit via at least the data signal line, the first unit group being connected to the control unit and the distribution unit via the data signal line, At least one first input unit that modulates the level of the serial pulsed voltage signal on the data signal line under control of the signal with a control data signal input in parallel from the control unit, and at least one of the control unit and the distribution unit; Connected through the data signal line to extract a serial monitoring signal corresponding to the state of the sensor unit from the data signal line under the control of the timing signal; A first unit group including at least one first output unit that outputs data in parallel to the control unit; and a second unit group connected to a distribution unit, wherein the first unit group includes a first unit and a second unit group. Connected, under control of the timing signal, demodulates the level of the serial pulsed voltage signal supplied from the first input unit via a data signal line, extracts the control data signal, and outputs the control data signal to the controlled unit. The level of the serial pulsed voltage signal on the data signal line connected to the at least one second output unit to be supplied and the sensor unit and the data signal line under the control of the timing signal is input in parallel from the sensor unit. A second group of units having at least one second input unit for modulating with monitoring data and transmitting to said first output unit. Control / monitoring signal transmission method. 【請求項２】請求項（１）において， 前記第１及び第２のユニット群の前記出力ユニット及び
入力ユニットの各々は、該各ユニットを構成する回路を
電気的に駆動するための一定レベルの電源電圧を，前記
直列のパルス状電圧信号から発生するための第１の電源
発生手段を備えることを特徴とする制御・監視信号伝送
方式。2. The device according to claim 1, wherein each of the output unit and the input unit of the first and second unit groups has a fixed level for electrically driving a circuit constituting each unit. A control / monitoring signal transmission method, comprising: first power generation means for generating a power supply voltage from the serial pulsed voltage signal. 【請求項３】請求項（１）において， 前記第２のユニット群の前記各出力ユニット及び入力ユ
ニットは，前記被制御部及びセンサ部をそれぞれ電気的
に駆動するための電源電圧を，前記直列のパルス状電圧
信号から発生するための第２の電源発生手段を備えるこ
とを特徴とする制御・監視信号伝送方式。3. The output unit and the input unit of the second unit group, wherein the output unit and the input unit of the second unit group supply a power supply voltage for electrically driving the controlled unit and the sensor unit, respectively, to the serial unit. A control / monitoring signal transmission method, comprising: a second power supply generating means for generating the voltage from the pulsed voltage signal. 【請求項４】請求項（２）において， 前記第２のユニット群の前記各出力ユニット及び入力ユ
ニットは，前記被制御部及びセンサ部をそれぞれ電気的
に駆動するための電源電圧を，前記直列のパルス状電圧
信号から発生するための第２の電源発生手段を備えるこ
とを特徴とする制御・監視信号伝送方式。4. The output unit and the input unit of the second unit group, wherein the output unit and the input unit of the second unit group supply a power supply voltage for electrically driving the controlled unit and the sensor unit, respectively, to the serial unit. A control / monitoring signal transmission method, comprising: a second power supply generating means for generating the voltage from the pulsed voltage signal. 【請求項５】請求項（１）において， 前記被制御部及びセンサ部は，電力線を介し前記分配部
の前記電源手段から供給される電源により駆動されるこ
とを特徴とする制御・監視信号伝送方式。5. The control / monitoring signal transmission according to claim 1, wherein the controlled unit and the sensor unit are driven by a power supply supplied from the power supply unit of the distribution unit via a power line. method. 【請求項６】請求項（１）において， 前記制御データ信号及び監視信号は，それぞれ２進信号
により２つの識別可能なレベルに変調されることを特徴
とする制御・監視信号伝送方式。6. The control / monitoring signal transmission method according to claim 1, wherein the control data signal and the monitoring signal are respectively modulated into two identifiable levels by a binary signal. 【請求項７】請求項（１）において， 前記第１のユニット群の前記第１の入力ユニット及び前
記第２のユニット群の前記第２の出力ユニットは,1対１
の対応で関係付けられ，それぞれｍ個（ｍ≧１）ずつ設
けられ，それぞれの群内で前記データ信号線に予め定め
られたシーケンスで接続され，他方前記第１のユニット
群の前記第１の出力ユニット及び前記第２のユニット群
の前記第２の入力ユニットは,1対１の対応で関係付けら
れ，それぞれｎ個（ｎ≧１）ずつ設けられ，それぞれの
群内で前記データ信号線に予め定められたシーケンスで
接続され，各対応付けられた入力ユニット及び出力ユニ
ットが前記タイミング信号の制御下で逐次作動されて関
連する被制御部に対する制御データ及びセンサ部からの
監視信号の伝送を行うことを特徴とする制御・監視信号
伝送方式。7. The method according to claim 1, wherein the first input unit of the first unit group and the second output unit of the second unit group are one-to-one.
M (m ≧ 1) are respectively provided and connected to the data signal lines in a predetermined sequence in each group, while the first signal of the first unit group is connected to the data signal lines in a predetermined sequence. The output units and the second input units of the second unit group are associated with each other in a one-to-one correspondence, and each of the output units and the second input units is provided in n units (n ≧ 1). Connected in a predetermined sequence, each associated input unit and output unit are sequentially operated under the control of the timing signal to transmit control data to the associated controlled unit and monitoring signals from the sensor unit. A control / monitoring signal transmission method characterized by the above-mentioned. 【請求項８】請求項（７）において， 前記第１及び第２のユニット群の内の１つのユニット群
内で予め定められたシーケンスで接続されたユニットの
最終段に後続して終端ユニットを設け，該終端ユニット
は，当該終端ユニットが設けられた群に所属する全ての
ユニットの動作の完了時に予め定められた波形の信号を
発生する手段を備え， 分配部は予め定められた波形の信号に応答してデータ信
号線の線路状態をチェックするためのチェック回路を備
えることを特徴とする制御・監視信号伝送方式。8. The terminal unit according to claim 7, further comprising a terminal unit following a last stage of units connected in a predetermined sequence in one of the first and second unit groups. The termination unit includes means for generating a signal having a predetermined waveform when the operation of all units belonging to the group in which the termination unit is provided is completed, and the distribution unit includes a signal having a predetermined waveform. A control / monitoring signal transmission method, comprising: a check circuit for checking a line state of a data signal line in response to the control signal. 【請求項９】請求項（７）において， 分配部のタイミング発生手段は第１のスタート信号を発
生するための第１のスタート信号発生手段を備え，前記
出力ユニット及び入力ユニットの各々は，第２のスター
ト信号を発生する第２のスタート信号発生手段を備え，
第１のスタート信号に応答して前記第１及び第２のユニ
ット群の最初に対応付けられた入力ユニット及び出力ユ
ニット対が起動されて転送動作を行い， 前記最初に対応付けられた入力ユニット及び出力ユニッ
ト対の動作完了後，前記第２のスタート信号発生手段が
第２のスタート信号を発生して次に続く前記第１及び第
２のユニット群に対応付けられた入力ユニット及び出力
ユニット対の転送動作を起動することを特徴とする制御
・監視信号伝送方式。9. The system according to claim 7, wherein the timing generation means of the distribution unit includes first start signal generation means for generating a first start signal, and each of the output unit and the input unit is provided with a first start signal. A second start signal generating means for generating a second start signal;
In response to the first start signal, the first associated input unit and output unit pair of the first and second unit groups are activated to perform a transfer operation, and the first associated input unit and After the operation of the output unit pair is completed, the second start signal generating means generates a second start signal and outputs the second start signal to the input unit and output unit pair corresponding to the following first and second unit groups. A control / monitoring signal transmission method characterized by initiating a transfer operation. 【請求項１０】請求項（９）において， 前記入力ユニット及び出力ユニットが，前記第２のスタ
ート信号を伝送するためのスタート信号線を介して互い
に接続され，前記第１のスタート信号はデータ信号線を
介し識別可能な波形で前記最初に対応付けられた入力ユ
ニット及び出力ユニット対に送られることを特徴とする
制御・監視信号伝送方式。10. The system according to claim 9, wherein the input unit and the output unit are connected to each other via a start signal line for transmitting the second start signal, and wherein the first start signal is a data signal. A control / monitoring signal transmission method, wherein the control / monitor signal transmission method is sent to the first associated input unit and output unit pair in a waveform that can be identified via a line. 【請求項１１】請求項（９）において， 前記分配部，前記入力ユニット及び出力ユニットは前記
スタート信号を伝送するスタート信号線を介して互いに
接続することを特徴とする制御・監視信号伝送方式。11. The control / monitoring signal transmission method according to claim 9, wherein said distribution unit, said input unit and said output unit are connected to each other via a start signal line for transmitting said start signal. 【請求項１２】請求項（１）において， 前記第１及び第２のユニット群の入力ユニット及び出力
ユニットは任意の位置で共通のデータ信号線に接続さ
れ， 前記分配部は，識別可能な波形でデータ信号線を介して
それぞれ前記入力ユニット及び出力ユニットに供給され
るべきスタート信号を発生するスタート信号発生手段を
備え， 前記入力ユニット及び出力ユニットの各々は，前記変調
されたパルス状電圧信号からクロック信号を抽出するた
めの手段，前記スタート信号に応答して前記クロック信
号を計数する計数手段及び当該ユニットに割当てられた
アドレスを保持するアドレス設定手段を備え， 前記計数手段の計数値が前記アドレス設定手段に設定さ
れた値に達すると当該ユニットが入力または出力動作を
開始することにより，前記第１及び第２のユニット群の
同一のアドレスが設定された出力ユニットと入力ユニッ
ト間の転送動作が起動されることを特徴とする制御・監
視信号伝送方式。12. The device according to claim 1, wherein the input unit and the output unit of the first and second unit groups are connected to a common data signal line at an arbitrary position, and the distribution unit includes an identifiable waveform. And a start signal generating means for generating a start signal to be supplied to the input unit and the output unit via a data signal line, respectively, wherein each of the input unit and the output unit is provided from the modulated pulsed voltage signal. Means for extracting a clock signal, counting means for counting the clock signal in response to the start signal, and address setting means for holding an address assigned to the unit, wherein the count value of the counting means is the address. When the unit reaches the value set in the setting means, the unit starts the input or output operation, whereby the first And a transfer operation between the output unit and the input unit of the second unit group, to which the same address is set, is started. 【請求項１３】請求項（１）において， 第１のユニット群の出力ユニット及び入力ユニットは予
め定められた逐次順序で共通のデータ信号線に接続さ
れ，他方第２のユニット群の出力ユニット及び入力ユニ
ットは任意の順序でデータ信号線に接続され， 前記分配部は，前記第２のユニット群の入力ユニット及
び出力ユニットに対して識別可能な波形でデータ信号線
を介しスタート信号を供給し，前記第１のユニット群の
出力ユニット及び入力ユニットに対してスタート信号線
を介してスタート信号を供給して第１のユニット群の出
力ユニット及び入力ユニットの動作を予め定められた逐
次順序で順次動作させ， 第２のユニット群の出力ユニット及び入力ユニットの各
々は変調されたパルス状電圧信号からクロック信号を抽
出する手段，スタート信号に応答してクロック信号を計
数する計数手段，及び当該ユニットに割当てられたアド
レスを保持するアドレス設定手段を備え， 前記計数手段が前記アドレスを表す値に達すると当該ユ
ニットが出力または入力動作を開始することを特徴とす
る制御・監視信号伝送方式。13. An output unit and an input unit of the first unit group are connected to a common data signal line in a predetermined sequential order. The input unit is connected to the data signal line in an arbitrary order, and the distribution unit supplies a start signal via the data signal line with an identifiable waveform to the input unit and the output unit of the second unit group, A start signal is supplied to the output unit and the input unit of the first unit group via a start signal line to sequentially operate the output unit and the input unit of the first unit group in a predetermined sequential order. Each of the output unit and the input unit of the second unit group includes a means for extracting a clock signal from the modulated pulse-like voltage signal, Counting means for counting a clock signal in response to a clock signal; and address setting means for holding an address assigned to the unit. When the counting means reaches a value representing the address, the unit performs an output or input operation. Control / monitoring signal transmission method, characterized by starting 【請求項１４】請求項（１）において， 前記第２のユニット群の前記出力ユニット及び入力ユニ
ットは予め定められた逐次順序で前記共通のデータ信号
線に接続され，前記第１のユニット群の出力ユニット及
び入力ユニットは任意の順序でデータ信号線に接続さ
れ， 前記分配部は前記第１のユニット群の出力ユニット及び
入力ユニットに対して識別可能な波形でデータ信号線を
介しスタート信号を供給し，前記第２のユニット群の出
力ユニット及び入力ユニットに対してスタート信号線を
介してスタート信号を供給して第２のユニット群の出力
ユニット及び入力ユニットの動作を予め定められた逐次
順序で順次動作させ， 第１のユニット群の出力ユニット及び入力ユニットの各
々は変調されたパルス状電圧信号からクロック信号を抽
出する手段，スタート信号に応答してクロック信号を計
数する計数手段，及び当該ユニットに割当てられたアド
レスを保持するアドレス設定手段を備え， 前記計数手段が前記アドレスを表す値に達すると当該ユ
ニットが出力または入力動作を開始することを特徴とす
る制御・監視信号伝送方式。14. The first unit group according to claim 1, wherein the output units and the input units of the second unit group are connected to the common data signal line in a predetermined sequential order. The output unit and the input unit are connected to the data signal line in an arbitrary order, and the distribution unit supplies a start signal via the data signal line with an identifiable waveform to the output unit and the input unit of the first unit group. Then, a start signal is supplied to the output unit and the input unit of the second unit group via a start signal line, and the operations of the output unit and the input unit of the second unit group are performed in a predetermined sequential order. Operating sequentially, each of the output units and input units of the first unit group extracting a clock signal from the modulated pulsed voltage signal A step, counting means for counting a clock signal in response to a start signal, and address setting means for holding an address assigned to the unit; when the counting means reaches a value representing the address, the unit outputs or A control / monitoring signal transmission method characterized by starting an input operation.
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