JP2757482B2 - Communication system between processors - Google Patents
Communication system between processorsInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサ間でデータ通信を行うプロセッ
サ間通信システムに係わり、特にATMスイッチを使用し
たプロセッサ間通信システムに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inter-processor communication system for performing data communication between processors, and more particularly to an inter-processor communication system using an ATM switch.
プロセッサ間でデータ通信を行うプロセッサ間通信シ
ステムには、例えばバスを用いた方法や光ループ等を用
いたリング方式が存在している。このうちバスを用いた
方式は、線長を長くすることができないことや、多数接
続を行うことができないという欠点がある。また、リン
グ方式では、多数接続を行うと遅延時間が大きくなるこ
とと、１ヶ所にトラブルが発生すると全体が影響を受け
るという欠点がある。As an inter-processor communication system for performing data communication between processors, for example, there are a method using a bus and a ring method using an optical loop or the like. Of these, the method using a bus has the drawback that the line length cannot be increased and that many connections cannot be made. Further, the ring system has disadvantages in that the delay time increases when a large number of connections are made, and that when a trouble occurs in one place, the entire system is affected.
そこで、これらの欠点に対する対応策としてATM（Asy
nchronous Transfer Mode）スイッチを用いたプロセッ
サ間通信システムが検討されている。To address these shortcomings, ATM (Asy
An inter-processor communication system using an nchronous transfer mode (switch) is being studied.
ATMスイッチを用いた通信システムは、セル（パケッ
ト）を用いてデータ通信を行うため、そのヘッダの部分
で宛先を判別することができ、従来のクロスバスイッチ
のように機械的な接続制御を必要としない。このため、
前記した線長の制限、接続ユニット数の制限および遅延
時間についての問題は発生しない。しかしながら、ATM
スイッチのハードウェアによる自己ルーティングという
動作原理から、１つの出回線に複数のセルが集中し、衝
突が発生することがある。このため、衝突時の対応策が
各種提案されており、バッファを用いてこれを回避する
方式が一般的になりつつある。Since a communication system using an ATM switch performs data communication using cells (packets), it is possible to determine a destination by its header, and requires mechanical connection control like a conventional crossbar switch. do not do. For this reason,
There is no problem with the above-described limitations on the line length, the number of connection units, and the delay time. However, ATM
Due to the operation principle of self-routing by the hardware of the switch, a plurality of cells may be concentrated on one output line, and a collision may occur. For this reason, various countermeasures at the time of collision have been proposed, and a method of avoiding this by using a buffer is becoming common.
このバッファを用いる方式では、バッファに収容する
ことのできないセルを廃棄するようになっている。バッ
ファの容量は、ハードウェアの設計製造上の制約が存在
し、いくらでも大きくとれるものではない。そこで、統
計的にみて、全セルに対する10-9〜10-10レベルの廃棄
は許容するようになっている。In the method using this buffer, cells that cannot be accommodated in the buffer are discarded. The capacity of the buffer cannot be increased as much as there is a restriction in designing and manufacturing hardware. Therefore, statistically, discarding at a level of 10 -9 to 10 -10 for all cells is allowed.
通常のユーザ間データ通信では、このようなレベルの
廃棄率でも通信の品質を十分に保つことができる。しか
しながら、プロセッサ間通信では、セルの廃棄率“0"が
要求されており、既存のATMスイッチそのものではプロ
セッサ間通信システムを実現することができないという
問題があった。In normal user-to-user data communication, communication quality can be sufficiently maintained even at such a discard rate. However, in inter-processor communication, a cell discard rate of “0” is required, and there is a problem that an existing ATM switch itself cannot realize an inter-processor communication system.
本発明では、（イ）セルの送信先のプロセッサごとに
個別に用意され送信元のプロセッサから送られてきたセ
ルを一時的にこれらの送信先に送信するまでの間格納す
るために用意されたバッファ回路と、（ロ）送信元のプ
ロセッサからセルの送出に先立ってそのセルを廃棄率
“0"で格納するバッファを確保するための予約の要求が
あったときその送信先に対応するバッファ回路の使用状
況をモニタするモニタ手段と、（ハ）このモニタ手段の
モニタによって要求されたバッファ回路の要求されたバ
ッファ量が新たに格納可能であると判別されたとき、あ
るいは要求されたバッファ量が新たに格納可能でないと
きには要求されたバッファ量以上が格納可能になったと
きそのバッファ回路に対してその要求されたバッファ量
を予約するバッファ回路予約手段と、（ニ）バッファ回
路予約手段によって予約が行われたときその予約の要求
のあったプロセッサに対してバッファの容量が確保され
たことを示す信号を返送するバッファ予約確保返送手段
と、（ホ）セルが送られてきたときこれが送信元のプロ
セッサからセルの送出に先立ってそのセルを廃棄率“0"
で格納するバッファを確保するための予約の要求があっ
たセルとしてのバッファ予約プライオリティセルかそれ
以外の一般セルかを判別するセル判別手段と、（ヘ）セ
ル判別手段が一般セルであると判別したときで該当する
バッファにおける予約済みのバッファ量を除いた残りの
バッファ量よりもこの一般セルの容量が大きいときには
この一般セルを廃棄しこれ以外の場合にはこのセルを該
当するバッファに蓄積する一般セル蓄積制御手段と、
（ト）セル判別手段がバッファ予約プライオリティセル
であると判別したときこれを該当するバッファに無条件
に蓄積すると共にそのバッファの予約済みのバッファ量
をこれに応じて減少させていくようにした予約済みセル
蓄積制御手段とをプロセッサ間通信システムに具備させ
る。According to the present invention, (a) the cell is prepared separately for each processor of the transmission destination of the cell, and is prepared for temporarily storing the cell transmitted from the processor of the transmission source until the cell is transmitted to these transmission destinations. A buffer circuit, and (b) a buffer circuit corresponding to the transmission destination when there is a reservation request for securing a buffer for storing the cell at a discard rate of "0" prior to transmission of the cell from the transmission source processor (C) when it is determined that the requested buffer amount of the buffer circuit requested by the monitor means can be newly stored, or when the requested buffer amount is When the buffer capacity cannot be newly stored, when the buffer capacity exceeds the requested buffer capacity, the buffer circuit for reserving the requested buffer capacity for the buffer circuit. (D) buffer reservation securing returning means for returning a signal indicating that the buffer capacity has been secured to the processor which has requested the reservation when the reservation is made by the buffer circuit reserving means; (E) When a cell is sent, the cell is discarded at a rate of “0” before the cell is transmitted from the source processor.
Cell discriminating means for discriminating between a buffer reservation priority cell as a cell for which a reservation request for securing a buffer to be stored in the cell is made or a general cell other than the cell; If the capacity of this general cell is larger than the remaining buffer capacity of the corresponding buffer excluding the reserved buffer capacity, the general cell is discarded; otherwise, this cell is stored in the corresponding buffer. General cell storage control means,
(G) When the cell discriminating means determines that the cell is a buffer reservation priority cell, the cell is unconditionally stored in a corresponding buffer, and the reserved buffer amount of the buffer is reduced accordingly. The stored cell storage control means in the communication system between processors.
すなわち本発明では、セルの送信先ごとにバッファ回
路を設けておき、これにセルを格納していくことにして
いるが、送信先のプロセッサからセルの送出に先だって
そのセルを廃棄率“0"で格納するための予約の要求があ
ったときは、送信先のバッファ回路にセルが格納できる
だけの容量があるか等の状況をモニタすることにしてい
る。そして、予約されているものやすでに格納されてい
るものを除いて格納できるだけの容量がある場合にはそ
の容量を予約し、ない場合には格納できるだけの容量が
空いた時点でその容量を予約する。そして、予約が行わ
れた時点でその予約の要求のあったプロセッサに対して
バッファの容量が確保されたことを示す信号を返送す
る。送信元のプロセッサからセルの送出に先立ってその
セルを廃棄率“0"で格納するバッファを確保するための
予約の要求があったセル（バッファ予約プライオリティ
セル）はこの結果、無条件で該当するバッファ回路に廃
棄率“0"で格納できることになる。この格納が完了した
ときには予約済みのバッファ量をこれに応じて減少させ
る。That is, in the present invention, a buffer circuit is provided for each transmission destination of a cell, and the cell is stored in the buffer circuit. However, prior to the transmission of the cell from the transmission destination processor, the cell is discarded at a discard rate of “0”. When there is a request for a reservation to store the data, a condition such as whether or not the buffer circuit at the transmission destination has enough capacity to store the cells is monitored. Then, if there is a capacity that can be stored except for those that have been reserved or already stored, the capacity is reserved. Otherwise, the capacity is reserved when the capacity that can be stored becomes available. . Then, when the reservation is made, a signal indicating that the buffer capacity is secured is returned to the processor that has requested the reservation. As a result, a cell (buffer reservation priority cell) for which a request to reserve a buffer for storing the cell at a discard rate of “0” prior to transmission of the cell from the transmission source processor is unconditionally applicable. The data can be stored in the buffer circuit at the discard rate “0”. When the storage is completed, the reserved buffer amount is reduced accordingly.
これに対して、バッファ予約プライオリティセル以外
のセルとしての一般セルが到着したときには予約済みの
バッファ量を除いた残りのバッファ量よりもこの一般セ
ルの容量が大きいときにはこの一般セルを廃棄し、これ
以外の場合にはこのセルを該当するバッファに蓄積する
ようにする。したがって、セルの廃棄が好ましくないデ
ータの場合には、事前にセルの予約を行ってバッファ予
約プライオリティセルとして送信することで、そのセル
が廃棄される事態を完全に防止することができる。On the other hand, when a general cell as a cell other than the buffer reservation priority cell arrives, if the capacity of the general cell is larger than the remaining buffer amount excluding the reserved buffer amount, the general cell is discarded. In other cases, this cell is stored in the corresponding buffer. Therefore, in the case of data in which it is not desirable to discard a cell, by reserving the cell in advance and transmitting it as a buffer reservation priority cell, it is possible to completely prevent the cell from being discarded.
以下、実施例につき本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to examples.
第１図は本発明の一実施例におけるプロセッサ間通信
システムの概要を表わしたものである。ATMスイッチ回
路11の図で左側には、セルの送出を行うセントラル・プ
ロセッサ（CP）として代表的に第１のセントラル・プロ
セッサ12を表示している。また、ATMスイッチ回路11の
図で右側には、セルの受信を行っているセントラル・プ
ロセッサとして代表的に第２および第３のセントラル・
プロセッサ13、14を表示している。FIG. 1 shows an outline of a communication system between processors according to an embodiment of the present invention. On the left side of the figure of the ATM switch circuit 11, a first central processor 12 is typically shown as a central processor (CP) for transmitting cells. On the right side of the figure of the ATM switch circuit 11, the second and third central processors are typically represented as central processors for receiving cells.
Processors 13 and 14 are displayed.
ATMスイッチ回路11は、各セル15を受け付ける自己ル
ーティングのATMスイッチング回路16と、その出力側にA
TMスイッチ出力ポートに対応して配置された複数のバッ
ファ回路17、18から構成されている。The ATM switch circuit 11 has a self-routing ATM switching circuit 16 for receiving each cell 15 and an A
It comprises a plurality of buffer circuits 17, 18 arranged corresponding to the TM switch output port.
このプロセッサ間通信システムでは、ATMスイッチ回
路11内のバッファの制御を行うためにバッファ制御回路
21が配置されている。このバッファ制御回路21は、バッ
ファ使用状況モニタおよび管理テーブル22と、その制御
回路（CTL）23から構成されている。このシステムでセ
ルの送出を行う第１のセントラル・プロセッサ12は、送
出に際してバッファ容量確保要求信号25をバッファ制御
回路21内の制御回路23に送出するようになっており、制
御回路23はバッファ要求が確保されたとき、これを示す
ACK（アクノレッジ）信号26を送出するようになってい
る。制御回路23は、バッファ使用状況モニタおよび管理
テーブル22の内容に基づいてバッファ制御信号27をそれ
ぞれのバッファ回路17、18に供給するようになってい
る。In this communication system between processors, a buffer control circuit is used to control a buffer in the ATM switch circuit 11.
21 are located. The buffer control circuit 21 includes a buffer use status monitor and management table 22 and a control circuit (CTL) 23 thereof. The first central processor 12 which transmits cells in this system transmits a buffer capacity securing request signal 25 to the control circuit 23 in the buffer control circuit 21 at the time of transmission, and the control circuit 23 Indicates this when secured
An ACK (acknowledge) signal 26 is transmitted. The control circuit 23 supplies a buffer control signal 27 to each of the buffer circuits 17 and 18 based on the contents of the buffer use status monitor and the management table 22.
以上のような構成のプロセッサ間通信システムで、第
１のセントラル・プロセッサ12が第２のセントラル・プ
ロセッサ13に通信を行う場合を説明する。A case where the first central processor 12 communicates with the second central processor 13 in the inter-processor communication system having the above configuration will be described.
第２図はセントラル・プロセッサの動作を説明するた
めのものである。第１のセントラル・プロセッサ12は、
通信に先立ってバッファ容量確保要求信号25をバッファ
制御回路21に送信する（第２図ステップ）。そして、
バッファ制御回路21からバッファ要求が確保されたこと
を示すACK信号26が受信されるのを待機する（ステップ
）。ACK信号26が受信されたら（Ｙ）、第１のセント
ラル・プロセッサ12はこのようにして予約されたセル
（バッファ予約プライオリティセル）を予約の確保分送
出する（ステップ、）。これにより、第１のセント
ラル・プロセッサ12の制御は終了する。FIG. 2 explains the operation of the central processor. The first central processor 12
Prior to communication, a buffer capacity securing request signal 25 is transmitted to the buffer control circuit 21 (step in FIG. 2). And
It waits for the reception of the ACK signal 26 indicating that the buffer request has been secured from the buffer control circuit 21 (step). When the ACK signal 26 is received (Y), the first central processor 12 sends out the reserved cells (buffer reservation priority cells) in this way for the reservation reservation (step). Thus, the control of the first central processor 12 ends.
第３図は、これに対するバッファ制御回路の動作を表
わしたものである。バッファ制御回路21は第１のセント
ラル・プロセッサ12よりバッファ容量確保要求信号25を
受信すると（第３図ステップ）、バッファ使用状況モ
ニタおよび管理テーブル22内の出ポート（回線）に対応
するものの使用状況をチェックする（ステップ）。こ
の場合には、第２のセントラル・プロセッサ13への通信
を行うので、バッファ回路17に対応するものの使用状況
がチェックされることになる。この例では、バッファ使
用状況モニタおよび管理テーブル22に示された対応する
バッファの使用量は“58"である。FIG. 3 shows the operation of the buffer control circuit in response to this. When the buffer control circuit 21 receives the buffer capacity securing request signal 25 from the first central processor 12 (step in FIG. 3), the buffer use status monitor and the use status of the one corresponding to the output port (line) in the management table 22 are used. Check (step). In this case, since the communication to the second central processor 13 is performed, the usage status of the one corresponding to the buffer circuit 17 is checked. In this example, the usage amount of the corresponding buffer shown in the buffer usage status monitor and management table 22 is “58”.
バッファ回路17の最大使用量と現在の使用量“58"の
差が要求量を満たすならば（ステップ;Y）、バッファ
制御回路21はバッファ回路17に対してその容量を、最大
容量から要求された容量を引いた値に更新するように指
示し（ステップ）、続いて第１のセントラル・プロセ
ッサ12に対してACK信号26を返送する（ステップ）。If the difference between the maximum usage amount of the buffer circuit 17 and the current usage amount “58” satisfies the required amount (step; Y), the buffer control circuit 21 requests the buffer circuit 17 for its capacity from the maximum capacity. It instructs to update to the value obtained by subtracting the capacity (step), and subsequently returns an ACK signal 26 to the first central processor 12 (step).
この後、バッファ制御回路21はバッファ回路17の通過
セルの種別がバッファ予約プライオリティセルであるか
どうかをモニタする（ステップ）。そして、これらが
バッファ予約プライオリティセルであればセルの通過す
るたびにバッファ回路17の容量を交信するように設定す
る（ステップ）。バッファ制御回路21は、バッファの
予約のみを行ってバッファ予約プライオリティセルを送
ってこない長期保留ケースに対するキャンセル等の対処
（ステップ）や、バッファ容量確保要求の量がバッフ
ァ回路17の最大容量に対して大きすぎる場合等のチェッ
クや管理も行うようになっている。予約した全セルが通
過を完了すれば（ステップ;Y）、バッファ制御回路21
の制御が終了する。Thereafter, the buffer control circuit 21 monitors whether the type of the passing cell of the buffer circuit 17 is a buffer reservation priority cell (step). Then, if these cells are buffer reservation priority cells, the capacity of the buffer circuit 17 is set to be communicated each time a cell passes (step). The buffer control circuit 21 performs a countermeasure (step) such as canceling a long-term hold case in which only a buffer is reserved and a buffer reservation priority cell is not transmitted, and the amount of a buffer capacity securing request is Checking and management when the size is too large are also performed. When all the reserved cells have completed the passage (step; Y), the buffer control circuit 21
Is terminated.
第４図は、バッファ回路の動作の流れを表わしたもの
である。本実施例の場合、バッファ回路17はバッファ制
御回路21の指定によるバッファ容量値に自分のバッファ
量の値を設定する。その後はセルの受信（第４図ステッ
プ）ごとにセルの種別をチェックする（ステップ
）。そして、バッファ予約プライオリティセル以外の
セルすなわち一般セルが受信された場合には（Ｎ）、そ
の時点のバッファ容量値と比較し（ステップ）、オー
バでなければ（Ｎ）、バッファ回路17への蓄積と第２の
セントラル・プロセッサ13への出力を行う（ステップ
）。これに対して、バッファ回路17の容量がオーバす
る場合には（ステップ;Y）、その一般セルを廃棄する
（ステップ）。FIG. 4 shows the flow of the operation of the buffer circuit. In the case of the present embodiment, the buffer circuit 17 sets its own buffer capacity value to the buffer capacity value specified by the buffer control circuit 21. Thereafter, the type of cell is checked (step) each time a cell is received (step in FIG. 4). When a cell other than the buffer reservation priority cell, that is, a general cell, is received (N), the buffer capacity value at that time is compared (step). And output to the second central processor 13 (step). On the other hand, when the capacity of the buffer circuit 17 is exceeded (step; Y), the general cell is discarded (step).
これに対して、第４図ステップでバッファ予約プラ
イオリティセルが受信された場合には（Ｙ）、このセル
を無条件にバッファ回路17に蓄積し、第２のセントラル
・プロセッサ13に対する出力を行う（ステップ）。送
られてくる予約分のバッファは確保されているので、バ
ッファ回路17の最大値を越えることはなくすべてのバッ
ファ予約プライオリティセルを処理することが可能だか
らである。On the other hand, if the buffer reservation priority cell is received in the step of FIG. 4 (Y), this cell is unconditionally stored in the buffer circuit 17 and outputted to the second central processor 13 ( Steps). This is because the buffer for the transmitted reservation is secured, so that it is possible to process all buffer reservation priority cells without exceeding the maximum value of the buffer circuit 17.
バッファ回路17は、バッファ予約プライオリティセル
が通過するたびに予約バッファ量を減算すると共に、一
般セルが使用することのできるその時点のバッファ容量
値を加算することになる（ステップ）。The buffer circuit 17 decrements the reserved buffer amount each time the buffer reserved priority cell passes, and adds the buffer capacity value at that time that can be used by the general cell (step).
なお、以上説明した実施例ではATMスイッチング回路1
6の後段にバッファ回路17、18が存在するアウトプット
バッファ方式のATMスイッチ11を示したが、前段に配置
したインプットバッファ方式あるいは全ポート共通の共
通バッファ方式に対しても本発明を適用することができ
ることはもちろんである。In the embodiment described above, the ATM switching circuit 1
Although the output buffer type ATM switch 11 in which the buffer circuits 17 and 18 exist in the subsequent stage of 6 is shown, the present invention is also applicable to the input buffer type arranged in the preceding stage or the common buffer type common to all ports. Of course you can.
このように本発明によれば、バッファ予約プライオリ
ティセルについてはバッファの予約を行ってその送出を
行う一方、一般セルについては必要に応じてバッファに
収容することなく廃棄するので、バッファ予約プライオ
リティセルについて廃棄率“0"を達成することができ、
ATMスイッチを使用したプロセッサ間通信を実現するこ
とができる。これにより、線長制限がなく、多段接続が
でき、遅延時間も短い特質を有するプロセッサ間通信シ
ステムを得ることができる。As described above, according to the present invention, a buffer reservation priority cell is reserved and transmitted, while a general cell is discarded without being accommodated in the buffer as necessary. Achieving a waste rate of “0”,
Communication between processors using an ATM switch can be realized. This makes it possible to obtain an inter-processor communication system that has no line length limitation, can be connected in multiple stages, and has a short delay time.
図面は本発明の一実施例を説明するためのもので、この
うち第１図はプロセッサ間通信システムの概要を表わし
たシステム構成図、第２図はセルの送信を行うセントラ
ル・プロセッサの制御の様子を表わした流れ図、第３図
はバッファ制御回路の制御動作を表わした流れ図、第４
図はバッファ回路の制御動作を表わした流れ図である。 11……ATMスイッチ、 12……（送信側の）第１のセントラル・プロセッサ、 13……（受信側の）第２のセントラル・プロセッサ、 15……セル、 16……ATMスイッチング回路、 17、18……バッファ回路、 21……バッファ制御回路、 22……バッファ使用状況モニタおよび管理テーブル、 25……バッファ容量確保要求信号、 26……ACK信号。The drawings are for explaining one embodiment of the present invention, in which FIG. 1 is a system configuration diagram showing an outline of an inter-processor communication system, and FIG. 2 is a diagram showing control of a central processor for transmitting cells. FIG. 3 is a flowchart showing the control operation of the buffer control circuit, FIG.
The figure is a flowchart showing the control operation of the buffer circuit. 11 ... ATM switch, 12 ... First central processor (on the transmitting side), 13 ... Second central processor (on the receiving side), 15 ... Cell, 16 ... ATM switching circuit, 17, 18: Buffer circuit, 21: Buffer control circuit, 22: Buffer usage status monitor and management table, 25: Buffer capacity securing request signal, 26: ACK signal.
Claims (1)
意され送信元のプロセッサから送られてきたセルを一時
的にこれらの送信先に送信するまでの間格納するために
用意されたバッファ回路と、 送信元のプロセッサからセルの送出に先立ってそのセル
を廃棄率“0"で格納するバッファを確保するための予約
の要求が信号線を通じてあったときその送信先に対応す
るバッファ回路の使用状況をモニタするモニタ手段と、 このモニタ手段のモニタによって要求されたバッファ回
路の要求されたバッファ量が新たに格納可能であると判
別されたとき、あるいは要求されたバッファ量が新たに
格納可能でないときには要求されたバッファ量以上が格
納可能になったときそのバッファ回路に対してその要求
されたバッファ量を予約するバッファ回路予約手段と、 バッファ回路予約手段によって予約が行われたときその
予約の要求のあったプロセッサに対してバッファの容量
が確保されたことを示す信号を返送するバッファ予約確
保返送手段と、 セルが送られてきたときこれが前記送信元のプロセッサ
からセルの送出に先立ってそのセルを廃棄率“0"で格納
するバッファを確保するための予約の要求があったセル
としてのバッファ予約プライオリティセルかそれ以外の
一般セルかを判別するセル判別手段と、 セル判別手段が一般セルであると判別したときで該当す
るバッファにおける予約済みのバッファ量を除いた残り
のバッファ量よりもこの一般セルの容量が大きいときに
はこの一般セルを廃棄しこれ以外の場合にはこのセルを
該当するバッファに蓄積する一般セル蓄積制御手段と、 セル判別手段がバッファ予約プライオリティセルである
と判別したときこれを該当するバッファに無条件に蓄積
すると共にそのバッファの前記予約済みのバッファ量を
これに応じて減少させていくようにした予約済みセル蓄
積制御手段とを具備することを特徴とするプロセッサ間
通信システム。1. A buffer circuit prepared individually for each processor of a cell transmission destination and prepared for storing cells transmitted from a transmission source processor until the cells are temporarily transmitted to these transmission destinations. Before the transmission of a cell from the transmission source processor, when a reservation request for securing a buffer for storing the cell at a discard rate of “0” is made through a signal line, use of a buffer circuit corresponding to the transmission destination is performed. Monitoring means for monitoring the situation; and when it is determined that the requested buffer amount of the buffer circuit requested by the monitoring means can be newly stored, or the requested buffer amount cannot be newly stored. Sometimes, when the buffer capacity becomes larger than the requested buffer capacity, the buffer circuit reserves the buffer circuit for the requested buffer capacity. Buffer reservation securing return means for returning a signal indicating that the buffer capacity has been secured to the processor which has requested the reservation when the reservation is made by the buffer circuit reservation means; Prior to the transmission of a cell from the source processor, this is a buffer reservation priority cell as a cell for which a reservation for securing a buffer for storing the cell at a discard rate of "0" has been requested. Cell discriminating means for discriminating whether the cell is a general cell, and when the cell discriminating means discriminates that the cell is a general cell, the capacity of the general cell is larger than the remaining buffer amount excluding the reserved buffer amount in the corresponding buffer A general cell storage control means for discarding this general cell and otherwise storing this cell in a corresponding buffer; When the other means determines that the cell is a buffer reservation priority cell, the cell is unconditionally stored in a corresponding buffer and the reserved buffer amount of the buffer is reduced accordingly. A communication system between processors, comprising: a control unit.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533318A (en) * | 1978-08-30 | 1980-03-08 | Hitachi Ltd | Communication system |
| JPS5970336A (en) * | 1982-10-15 | 1984-04-20 | Fujitsu Ltd | Receiving buffer managing system |
-
1989
- 1989-08-25 JP JP21743089A patent/JP2757482B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 昭和６３年電子情報通信学会秋季全国大会 Ｂ−１２８ （１９８８−８−１５） ＩＮ８８−３８ （１９８８−７−２０） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0382244A (en) | 1991-04-08 |
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