JP2750037B2 - Semiconductor device - Google Patents

Semiconductor device

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JP2750037B2 JP3821192A JP3821192A JP2750037B2 JP 2750037 B2 JP2750037 B2 JP 2750037B2 JP 3821192 A JP3821192 A JP 3821192A JP 3821192 A JP3821192 A JP 3821192A JP 2750037 B2 JP2750037 B2 JP 2750037B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、静電誘導サイリスタを
逆並列接続した半導体装置に関するものであり、交流電
力をスイッチングする用途に適するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which electrostatic induction thyristors are connected in anti-parallel, and is suitable for use in switching AC power.

【0002】[0002]

【従来の技術】従来、交流電流をスイッチングする半導
体装置として、図2に示すようなトライアックが広く用
いられている。このトライアックの断面構造を図3に示
す。第1のP型不純物半導体層P1と第2のP型不純物
半導体層P2の間には、第1のN型不純物半導体層N1
が配されている。第2のP型不純物半導体層P2の表面
には、第2のN型不純物半導体層N2が形成されてお
り、各半導体層P2,N2は第1の主電極端子T1に接
続されている。また、第1のP型不純物半導体層P1の
表面には、第3及び第4のN型不純物半導体層N3,N
4が形成されており、各半導体層P1,N3,N4は第
2の主電極端子T2に接続されている。さらに、第2の
P型不純物半導体層P2の表面には、第5のN型不純物
半導体層N5が形成されており、各半導体層P2,N5
はゲート端子Gに接続されている。
2. Description of the Related Art Conventionally, a triac as shown in FIG. 2 has been widely used as a semiconductor device for switching an alternating current. FIG. 3 shows a cross-sectional structure of this triac. A first N-type impurity semiconductor layer N1 is provided between the first P-type impurity semiconductor layer P1 and the second P-type impurity semiconductor layer P2.
Is arranged. A second N-type impurity semiconductor layer N2 is formed on the surface of the second P-type impurity semiconductor layer P2, and each of the semiconductor layers P2 and N2 is connected to a first main electrode terminal T1. In addition, the third and fourth N-type impurity semiconductor layers N3, N3 are formed on the surface of the first P-type impurity semiconductor layer P1.
4 are formed, and each of the semiconductor layers P1, N3, N4 is connected to the second main electrode terminal T2. Further, a fifth N-type impurity semiconductor layer N5 is formed on the surface of the second P-type impurity semiconductor layer P2, and each of the semiconductor layers P2, N5
Is connected to the gate terminal G.

【0003】上記構成のトライアックの交流動作波形を
図4に示す。第1の主電極端子T1と第2の主電極端子
T2の間には、交流電源と負荷回路の直列回路が接続さ
れて、図4(a)に示すような交流電圧が印加されてい
る。第1の主電極端子T1とゲート端子Gの間には、図
4(b)に示すようなゲートトリガー電圧が印加されて
いる。このゲートトリガー電圧により、トライアックが
トリガーされて、ターンオンする。その後、主電極端子
T1,T2間の電圧極性が反転するまで、トライアック
はオン状態を保持し、電圧極性が反転すると、主電極端
子T1,T2間はターンオフする。これによって、主電
極端子T1,T2間には、図4(c)に示すような位相
制御された電流が流れて、負荷回路に供給される交流電
力の実効値が制御される。
FIG. 4 shows an AC operation waveform of the triac having the above configuration. A series circuit of an AC power supply and a load circuit is connected between the first main electrode terminal T1 and the second main electrode terminal T2, and an AC voltage as shown in FIG. 4A is applied. A gate trigger voltage as shown in FIG. 4B is applied between the first main electrode terminal T1 and the gate terminal G. The triac is triggered and turned on by the gate trigger voltage. Thereafter, the triac remains on until the voltage polarity between the main electrode terminals T1 and T2 is inverted, and when the voltage polarity is inverted, the triac is turned off. As a result, a current whose phase is controlled as shown in FIG. 4C flows between the main electrode terminals T1 and T2, and the effective value of the AC power supplied to the load circuit is controlled.

【0004】[0004]

【発明が解決しようとする課題】従来のトライアック
は、ゲートからの電流注入によりターンオンさせている
ため、ターンオンには数10μs程度の時間が必要とな
り、スイッチング損失を生じる。また、ターンオンして
主電極端子T1,T2間に電流が流れるときには、PN
PNの4層構造を通って電流が流れるものであり、実質
的にPNPNサイリスタを逆並列接続したのと同様の構
造を有しているので、ゲート信号による自己消弧作用は
ない。
Since the conventional triac is turned on by current injection from the gate, a turn-on time of about several tens of microseconds is required, resulting in switching loss. When a current flows between the main electrode terminals T1 and T2 after turning on, PN
The current flows through the PN four-layer structure, and has substantially the same structure as the PNPN thyristor connected in anti-parallel, so that there is no self-extinguishing effect by the gate signal.

【0005】本発明は上述のような点に鑑みてなされた
ものであり、その目的とするところは、ゲート信号によ
る自己消弧が可能で、スイッチング時間が短く、スイッ
チング損失を低減できると共に、ゲート駆動電流も少な
くて済むような半導体装置を提供することにある。
The present invention has been made in view of the above points, and has as its object to enable self-extinguishing by a gate signal, shorten switching time, reduce switching loss, and reduce gate loss. It is an object of the present invention to provide a semiconductor device which requires a small drive current.

【0006】[0006]

【課題を解決するための手段】本発明の半導体装置にあ
って、上記の課題を解決するために、図1に示すよう
に、半導体基板1上に絶縁層3a,3bを介して絶縁分
離された2つの単結晶層2a,2bを形成し、各単結晶
層2a,2bの表面に、P+ 型のアノード領域4a,4
bと、N+ 型のカソード領域6a,6bと、カソード領
域6a,6bをアノード領域4a,4bと共に挟むよう
に形成されたP+ 型の駆動ゲート領域8a,8bを備
え、前記アノード領域4a,4bは反対導電型のN+
の短絡層5a,5bと短絡し、カソード領域6a,6b
は反対導電型のP+ 型短絡層7a,7bにより短絡し
て、2つの横型静電誘導サイリスタを形成し、各静電誘
導サイリスタのカソード領域6a,6bを共通接続して
カソード端子Kとし、ゲート領域8a,8bを共通接続
してゲート端子Gとし、2つの静電誘導サイリスタのア
ノード領域4a,4bは一対の主電極端子T1,T2に
それぞれ接続したことを特徴とするものである。
In order to solve the above-mentioned problems, in a semiconductor device according to the present invention, as shown in FIG. 1, a semiconductor device is insulated and separated on a semiconductor substrate 1 through insulating layers 3a and 3b. The two single crystal layers 2a and 2b are formed, and P + type anode regions 4a and 4b are formed on the surfaces of the single crystal layers 2a and 2b.
b, N + -type cathode regions 6a and 6b, and P + -type drive gate regions 8a and 8b formed so as to sandwich the cathode regions 6a and 6b together with the anode regions 4a and 4b. 4b is short-circuited with the N + type short-circuit layers 5a and 5b of the opposite conductivity type, and the cathode regions 6a and 6b
Are short-circuited by P + -type short-circuit layers 7a and 7b of opposite conductivity types to form two horizontal electrostatic induction thyristors, and the cathode regions 6a and 6b of each electrostatic induction thyristor are commonly connected to form a cathode terminal K, The gate regions 8a and 8b are commonly connected to form a gate terminal G, and the anode regions 4a and 4b of the two electrostatic induction thyristors are connected to a pair of main electrode terminals T1 and T2, respectively.

【0007】[0007]

【作用】本発明の半導体装置にあっては、絶縁層3a,
3bにより互いに絶縁分離された2つの横型アノード短
絡、カソード短絡構造の静電誘導サイリスタにおいて、
それぞれのゲート領域8a,8bとカソード領域6a,
6bを共通としてゲート端子Gとカソード端子Kに接続
し、2つのアノード領域4a,4bをそれぞれ一対の主
電極端子T1,T2に接続したものであるから、4端子
構造の半導体装置となり、ゲート端子Gとカソード端子
Kの間に順バイアス電圧を与えることにより、静電誘導
作用により速やかに主電極端子T1,T2の間をターン
オンさせることができ、また、逆バイアス電圧を与えれ
ば、ピンチオフ作用によって少ない駆動電力で任意のタ
イミングで速やかにターンオフすることができる。
According to the semiconductor device of the present invention, the insulating layers 3a,
In two horizontal anode short-circuit and cathode short-circuit electrostatic induction thyristors insulated from each other by 3b,
Each gate region 8a, 8b and cathode region 6a,
6b is connected in common to the gate terminal G and the cathode terminal K, and the two anode regions 4a and 4b are respectively connected to a pair of main electrode terminals T1 and T2. By applying a forward bias voltage between G and the cathode terminal K, it is possible to quickly turn on between the main electrode terminals T1 and T2 by an electrostatic induction effect, and to apply a reverse bias voltage to cause a pinch-off effect. It is possible to turn off quickly at an arbitrary timing with a small drive power.

【0008】[0008]

【実施例】図1は本発明の一実施例の断面図である。本
実施例では、半導体基板1の上に酸化膜などの絶縁層3
a,3bを介して単結晶層2a,2bを形成している。
このような構造は、例えば、半導体基板1をエッチング
した後、その表面に絶縁層3a,3bを形成し、さらに
その上に単結晶層2a,2bをエピタキシャル法などで
成長させる方法や、あるいは、単結晶基板をエッチング
して分離すべき部分を取り除き、その表面に絶縁層3
a,3bを形成した後、多結晶層をその上に堆積して、
これを半導体基板1として裏面の単結晶層2a,2bを
必要な部分だけが残るまで研磨する方法などがある。後
者の方法は、いわゆる誘電体分離基板の製造方法として
知られている。各々の単結晶層2a,2bは絶縁層3
a,3bを介して電気的に完全に絶縁分離されている。
FIG. 1 is a sectional view of an embodiment of the present invention. In this embodiment, an insulating layer 3 such as an oxide film is formed on the semiconductor substrate 1.
Single crystal layers 2a and 2b are formed via a and 3b.
Such a structure is obtained, for example, by etching the semiconductor substrate 1, forming insulating layers 3a, 3b on the surface thereof, and further growing the single crystal layers 2a, 2b thereon by an epitaxial method or the like, or The portion to be separated is removed by etching the single crystal substrate, and an insulating layer 3 is formed on the surface.
After forming a, 3b, a polycrystalline layer is deposited thereon,
There is a method of polishing the single crystal layers 2a and 2b on the back surface until only necessary portions remain as the semiconductor substrate 1. The latter method is known as a method for manufacturing a so-called dielectric isolation substrate. Each single crystal layer 2a, 2b is an insulating layer 3
a, 3b, it is electrically insulated completely.

【0009】上記の絶縁分離された2つの単結晶層2
a,2bには、N型の不純物が低濃度でドープされて、
- 型の半導体領域9a,9bとされている。このN-
型の半導体領域9a,9bの表面には酸化膜が形成され
て、この酸化膜の表面にフォトエッチングにより選択的
に窓が形成され、この窓を通してP型の不純物を高濃度
に拡散されて、P+ 型のアノード領域4a,4b、P+
型の短絡ゲート領域7a,7b、P+ 型の駆動ゲート領
域8a,8bが形成される。次に、酸化膜を除去した
後、別の酸化膜が形成されて、この酸化膜の表面にフォ
トエッチングにより選択的に窓が形成され、この窓を通
してN型の不純物を高濃度に拡散されて、N + 型のアノ
ード短絡領域5a,5b、N+ 型のカソード領域6a,
6bが形成される。以上の拡散工程により、各々の単結
晶層2a,2bには横型の静電誘導サイリスタが形成さ
れる。
The above-mentioned two single crystal layers 2 which are insulated and separated.
a and 2b are doped with an N-type impurity at a low concentration,
N-Semiconductor regions 9a and 9b. This N-
An oxide film is formed on the surfaces of the semiconductor regions 9a and 9b of the mold type.
Selectively by photo-etching on the surface of this oxide film
A window is formed through the window, through which a high concentration of P-type impurities
Is spread to P+Anode regions 4a, 4b, P+
Type short-circuit gate regions 7a, 7b, P+Driving gate area of mold
Regions 8a and 8b are formed. Next, the oxide film was removed.
Later, another oxide film is formed, and a surface is formed on the oxide film.
Window is selectively formed by etching.
Then, N-type impurities are diffused at a high concentration, +Ano of type
Short circuit areas 5a, 5b, N+Type cathode region 6a,
6b is formed. By the above diffusion process, each single bond
A horizontal electrostatic induction thyristor is formed on the crystal layers 2a and 2b.
It is.

【0010】そして、一方の単結晶層2aにおけるP+
型のアノード領域4aとN+ 型のアノード短絡領域5a
には、短絡構造となるように電極10aを付されて、主
電極端子T1に接続される。また、他方の単結晶層2b
におけるP+ 型のアノード領域4bとN+ 型のアノード
短絡領域5bには、短絡構造となるように電極10bを
付されて、主電極端子T2に接続される。さらに、単結
晶層2aにおけるN+型のカソード領域6aとP+ 型の
短絡ゲート領域7aには電極11aが付されて、単結晶
層2bにおけるN+ 型のカソード領域6bとP+ 型の短
絡ゲート領域7bには、電極11bが付されて、これら
はカソード端子Kに接続されている。また、各単結晶層
2a,2bにおけるP+ 型の駆動ゲート領域8a,8b
にはゲート端子Gが接続されている。
Then, the P + in one of the single crystal layers 2a is
-Type anode region 4a and N + -type anode short-circuit region 5a
Is connected to the main electrode terminal T1 with an electrode 10a so as to form a short circuit structure. Also, the other single crystal layer 2b
The electrode 10b is attached to the P + -type anode region 4b and the N + -type anode short-circuit region 5b so as to form a short-circuit structure, and is connected to the main electrode terminal T2. Further, an electrode 11a is attached to the N + -type cathode region 6a and the P + -type short-circuit gate region 7a in the single crystal layer 2a, and the N + -type cathode region 6b and the P + -type short-circuit in the single crystal layer 2b. The gate region 7b is provided with electrodes 11b, which are connected to the cathode terminal K. Further, the P + -type drive gate regions 8a, 8b in the single crystal layers 2a, 2b
Is connected to a gate terminal G.

【0011】以下、本実施例の動作について説明する。
各単結晶層2a,2bにおける静電誘導サイリスタのP
+ 型のアノード領域4a,4bに接続されている主電極
端子T1,T2間に交流を印加したときを考える。ここ
で、ゲート端子Gとカソード端子Kの間には適当な正の
電圧が印加されており、N+ 型のカソード領域6a,6
bはピンチオフしていないものとする。まず、主電極端
子T1が正、主電極端子T2が負になった場合には、主
電極端子T1に接続された電極10aから、P + 型のア
ノード領域4a、N- 型の半導体領域9a、N+ 型のカ
ソード領域6a、P+ 型のカソード短絡領域7b、N-
型の半導体領域9b、N+ 型のアノード短絡領域5b、
電極10bを経て主電極端子T2に至る経路で電流が流
れる。次に、主電極端子T1が負、主電極端子T2が正
になった場合は、これと全く逆の経路で電流が流れる。
以上がターンオン時の動作である。
The operation of this embodiment will be described below.
P of the static induction thyristor in each of the single crystal layers 2a and 2b
+Main electrodes connected to the anode regions 4a and 4b of the mold
It is assumed that an alternating current is applied between the terminals T1 and T2. here
In addition, an appropriate positive terminal is provided between the gate terminal G and the cathode terminal K.
Voltage is applied and N+Type cathode regions 6a, 6
It is assumed that b does not pinch off. First, the main electrode end
When the child T1 becomes positive and the main electrode terminal T2 becomes negative,
From the electrode 10a connected to the electrode terminal T1, +Type A
Node area 4a, N-Semiconductor region 9a, N+Type mosquito
Sword area 6a, P+Type cathode short-circuit region 7b, N-
Type semiconductor region 9b, N+Type anode short-circuit region 5b,
A current flows in a path leading to the main electrode terminal T2 via the electrode 10b.
It is. Next, the main electrode terminal T1 is negative and the main electrode terminal T2 is positive.
, The current flows in a completely opposite path.
The above is the operation at the time of turn-on.

【0012】次に、ターンオフ時の動作について説明す
る。主電極端子T1,T2間に電流が流れている状態に
おいて、カソード端子Kに対してゲート端子Gに負電圧
を印加することによって、P+ 型のゲート領域8a,8
bから空乏層が伸び、カソード端子Kに流れる電流をピ
ンチオフする。これにより、主電極端子T1,T2間に
流れる電流をターンオフすることができる。すなわち、
本発明の半導体装置は自己消弧できるものである。そし
て、静電誘導効果を利用してターンオン及びターンオフ
することができるので、スイッチング速度が速く、ター
ンオフ損失も小さい。
Next, the operation at the time of turn-off will be described. By applying a negative voltage to the gate terminal G with respect to the cathode terminal K while a current is flowing between the main electrode terminals T1 and T2, the P + -type gate regions 8a and 8
The depletion layer extends from b and pinches off the current flowing to the cathode terminal K. Thus, the current flowing between the main electrode terminals T1 and T2 can be turned off. That is,
The semiconductor device of the present invention is capable of self-extinguishing. In addition, since the turn-on and turn-off can be performed using the electrostatic induction effect, the switching speed is high and the turn-off loss is small.

【0013】[0013]

【発明の効果】以上のように、本発明による半導体装置
では、絶縁層により互いに絶縁分離された2つの横型ア
ノード短絡、カソード短絡構造の静電誘導サイリスタに
おいて、それぞれのゲート領域とカソード領域を共通と
して一対の制御電極端子に接続し、2つのアノード領域
をそれぞれ一対の主電極端子に接続したものであるか
ら、自己消弧作用があり、任意のタイミングでターンオ
フできるという効果がある。さらに、ゲート駆動に静電
誘導効果を用いているため、スイッチング速度が非常に
速く、スイッチングによる損失を著しく低減できるとい
う効果がある。また、ターンオンするためのゲート駆動
電力も小さくすることができ、駆動回路を簡略化できる
という効果がある。
As described above, in the semiconductor device according to the present invention, the gate region and the cathode region are commonly used in the two horizontal anode short-circuit and cathode short-circuit static induction thyristors insulated from each other by the insulating layer. And the two anode regions are connected to a pair of main electrode terminals, respectively, so that there is an effect of self-extinguishing and turning off at an arbitrary timing. Further, since the gate drive uses the electrostatic induction effect, the switching speed is very high, and there is an effect that the loss due to switching can be significantly reduced. Further, the gate drive power for turning on can be reduced, and the drive circuit can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体装置の一実施例の断面図であ
る。
FIG. 1 is a sectional view of one embodiment of a semiconductor device of the present invention.

【図2】従来例のトライアックの回路図である。FIG. 2 is a circuit diagram of a conventional triac.

【図3】従来例のトライアックの構造断面図である。FIG. 3 is a structural sectional view of a conventional triac.

【図4】従来例のトライアックの交流動作を示す波形図
である。
FIG. 4 is a waveform diagram showing an AC operation of a conventional triac.

【符号の説明】[Explanation of symbols]

1 半導体基板 2a,2b 単結晶層 3a,3b 絶縁層 4a,4b P+ 型のアノード領域 5a,5b N+ 型のアノード短絡領域 6a,6b N+ 型のカソード領域 7a,7b P+ 型の短絡ゲート領域 8a,8b P+ 型の駆動ゲート領域 9a,9b N- 型の半導体領域 10a,10b 主電極 11 カソード電極 12 ゲート電極DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2a, 2b Single crystal layer 3a, 3b Insulating layer 4a, 4b P + type anode region 5a, 5b N + type anode short circuit region 6a, 6b N + type cathode region 7a, 7b P + type short circuit Gate region 8a, 8b P + type drive gate region 9a, 9b N type semiconductor region 10a, 10b Main electrode 11 Cathode electrode 12 Gate electrode

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 昭54−149482(JP,A) 特開 平5−226645(JP,A) 特開 昭61−136270(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 29/74 H01L 29/747──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Takashi Kishida 1048 Kadoma, Kadoma, Osaka Prefecture Inside Matsushita Electric Works, Ltd. (56) References JP-A-54-149482 (JP, A) JP-A-5-226645 (JP, A) JP-A-61-136270 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 29/74 H01L 29/747

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 半導体基板上に絶縁層を介して絶縁分
離された2つの単結晶層を形成し、各単結晶層の表面
に、アノード領域と、カソード領域と、カソード領域を
アノード領域と共に挟むように形成されたゲート領域を
備え、前記アノード領域とカソード領域は、それぞれ反
対導電型の短絡層により短絡して2つの横型静電誘導サ
イリスタを形成し、各静電誘導サイリスタのカソード領
域とゲート領域をそれぞれ共通接続して一対の制御電極
端子とし、2つの静電誘導サイリスタのアノード領域は
一対の主電極端子にそれぞれ接続したことを特徴とする
半導体装置。
1. A single crystal layer is formed on a semiconductor substrate and is insulated and separated via an insulating layer. An anode region, a cathode region, and a cathode region are sandwiched on the surface of each single crystal layer together with the anode region. The anode region and the cathode region are short-circuited by short-circuit layers of opposite conductivity types to form two lateral electrostatic induction thyristors, and the cathode region and the gate of each electrostatic induction thyristor are formed. A semiconductor device, wherein regions are commonly connected to form a pair of control electrode terminals, and anode regions of two electrostatic induction thyristors are respectively connected to a pair of main electrode terminals.
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