JP2734215B2 - 直交変換装置 - Google Patents
直交変換装置Info
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- JP2734215B2 JP2734215B2 JP3027284A JP2728491A JP2734215B2 JP 2734215 B2 JP2734215 B2 JP 2734215B2 JP 3027284 A JP3027284 A JP 3027284A JP 2728491 A JP2728491 A JP 2728491A JP 2734215 B2 JP2734215 B2 JP 2734215B2
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Description
【０００１】
【産業上の利用分野】本発明は、映像信号を高能率符号
化する場合に、圧縮率を高めるために用いられる直交変
換装置に関するものである。
化する場合に、圧縮率を高めるために用いられる直交変
換装置に関するものである。
【０００２】
【従来の技術】（図３）は従来の直交変換装置の構成を
示すブロック図である。同図において、１は１フレーム
毎の映像信号がブロック化されて本直交変換装置に入力
される入力端子、２は水平方向の直交変換を行なう第１
の直交変換回路、３は水平方向に並んだ直交変換された
変換係数を垂直方向に並べ換える並べ換えメモリ、４は
垂直方向の直交変換を行なう第２の直交変換回路、５は
前記第１の直交変換回路と第２の直交変換回路によって
前記ブロック化信号を水平・垂直方向の２次元直交変換
した直交変換係数を出力する出力端子である。前記並べ
換えメモリは、３１および３２のスイッチ、３３および
３４の前記ブロック化信号分のメモリ容量を持ってそれ
ぞれ書き込み・読みだしできる第１のメモリと第２のメ
モリ、３５の読みだしアドレス制御回路により構成され
る。
示すブロック図である。同図において、１は１フレーム
毎の映像信号がブロック化されて本直交変換装置に入力
される入力端子、２は水平方向の直交変換を行なう第１
の直交変換回路、３は水平方向に並んだ直交変換された
変換係数を垂直方向に並べ換える並べ換えメモリ、４は
垂直方向の直交変換を行なう第２の直交変換回路、５は
前記第１の直交変換回路と第２の直交変換回路によって
前記ブロック化信号を水平・垂直方向の２次元直交変換
した直交変換係数を出力する出力端子である。前記並べ
換えメモリは、３１および３２のスイッチ、３３および
３４の前記ブロック化信号分のメモリ容量を持ってそれ
ぞれ書き込み・読みだしできる第１のメモリと第２のメ
モリ、３５の読みだしアドレス制御回路により構成され
る。
【０００３】同図構成を（図４）の各構成要素間の信号
並びの図を用いて説明する。（図４）のＡは前記入力端
子１より入力される映像信号の１ブロック分のブロック
化信号のを示しており、図中のｘijはブロック化信号の
各画素を表わし、添字ｉ（＝１・・８）は垂直方向の位
置を示し画面上から画面下へ連続している。またｊ（＝
１・・８）は水平方向の位置を示し画面左から画面右へ
連続している。本従来例の場合のブロック化信号Ａは、
フレーム単位の水平方向８次直交変換かつ垂直方向８次
直交変換の８×８次の２次元直交変換のためのブロック
化信号である。
並びの図を用いて説明する。（図４）のＡは前記入力端
子１より入力される映像信号の１ブロック分のブロック
化信号のを示しており、図中のｘijはブロック化信号の
各画素を表わし、添字ｉ（＝１・・８）は垂直方向の位
置を示し画面上から画面下へ連続している。またｊ（＝
１・・８）は水平方向の位置を示し画面左から画面右へ
連続している。本従来例の場合のブロック化信号Ａは、
フレーム単位の水平方向８次直交変換かつ垂直方向８次
直交変換の８×８次の２次元直交変換のためのブロック
化信号である。
【０００４】さて、第１の直交変換回路２はブロック化
信号Ａを入力として（図４）のブロック信号Ｂを出力す
る。ここでブロック信号Ｂ中のｙijは水平方向の直交変
換係数であって、ｉは前記ブロック化信号Ａと同じく垂
直方向の並びを示し、ｊは直交変換されることにより得
られる周波数成分に対応して低周波数成分から高周波数
成分に連続している。第１の直交変換回路２は水平方向
の直交変換を行なうので、ブロック化信号Ａのｘij（ｊ
＝１・・８）の８画素単位毎に処理し、その処理を垂直
方向のｉ＝１・・８の８回行なう。
信号Ａを入力として（図４）のブロック信号Ｂを出力す
る。ここでブロック信号Ｂ中のｙijは水平方向の直交変
換係数であって、ｉは前記ブロック化信号Ａと同じく垂
直方向の並びを示し、ｊは直交変換されることにより得
られる周波数成分に対応して低周波数成分から高周波数
成分に連続している。第１の直交変換回路２は水平方向
の直交変換を行なうので、ブロック化信号Ａのｘij（ｊ
＝１・・８）の８画素単位毎に処理し、その処理を垂直
方向のｉ＝１・・８の８回行なう。
【０００５】一方第２の直交変換回路４は前記ブロック
信号Ｂに対してｙij（ｉ＝１．．８）の８係数単位毎に
処理することにより垂直方向の直交変換できるが、その
入力ブロック信号Ｂは前記第１の直交変換回路２のため
に水平方向の係数並び（水平方向８係数単位が垂直方向
に並ぶこと）となっているため、前記並べ換えメモリ３
により垂直方向の係数並び（垂直方向８係数単位が水平
方向に並ぶこと）に並べ換える。並べ換えメモリ３は、
第１のメモリ３３と第２のメモリ３４を、一方に現在の
ブロック信号Ｂを書き込むときには他方は以前に記憶し
ていた一ブロック分過去のブロック信号Ｂを読みだして
第２の直交変換回路４に導くように、スイッチ３１、３
２により一ブロック毎に交互に読みだし・書き込みを行
えるようにしている。そのときの前述の水平から垂直方
向への並び換えは、読みだしアドレス制御回路３５によ
り、ブロック信号Ｂのｙijをｙjiとする。（（図４）で
はブロック信号Ｃのように図の横一行を一処理単位とし
て表わすことにする） ブロック信号Ｃの係数並びにな
れば第２の直交変換回路４は前記第１の直交変換回路２
と同構成により実現できる。その結果、出力端子５から
は（図４）のブロック信号Ｄに示す２次元直交変換係数
を出力する。
信号Ｂに対してｙij（ｉ＝１．．８）の８係数単位毎に
処理することにより垂直方向の直交変換できるが、その
入力ブロック信号Ｂは前記第１の直交変換回路２のため
に水平方向の係数並び（水平方向８係数単位が垂直方向
に並ぶこと）となっているため、前記並べ換えメモリ３
により垂直方向の係数並び（垂直方向８係数単位が水平
方向に並ぶこと）に並べ換える。並べ換えメモリ３は、
第１のメモリ３３と第２のメモリ３４を、一方に現在の
ブロック信号Ｂを書き込むときには他方は以前に記憶し
ていた一ブロック分過去のブロック信号Ｂを読みだして
第２の直交変換回路４に導くように、スイッチ３１、３
２により一ブロック毎に交互に読みだし・書き込みを行
えるようにしている。そのときの前述の水平から垂直方
向への並び換えは、読みだしアドレス制御回路３５によ
り、ブロック信号Ｂのｙijをｙjiとする。（（図４）で
はブロック信号Ｃのように図の横一行を一処理単位とし
て表わすことにする） ブロック信号Ｃの係数並びにな
れば第２の直交変換回路４は前記第１の直交変換回路２
と同構成により実現できる。その結果、出力端子５から
は（図４）のブロック信号Ｄに示す２次元直交変換係数
を出力する。
【０００６】なお、ブロック信号Ｄにおける係数並びは
垂直方向になっており、実際には後段において可変長符
号化等の符号化装置が構成されて、一般には２次元直交
変換係数の２次元的な低域成分から高域成分への順にな
るジグザグスキャンなどの並べ換え回路を必要とする
が、本発明の対象とするのが直交変換装置であるのでブ
ロック信号Ｄからの並べ換えは省略する。
垂直方向になっており、実際には後段において可変長符
号化等の符号化装置が構成されて、一般には２次元直交
変換係数の２次元的な低域成分から高域成分への順にな
るジグザグスキャンなどの並べ換え回路を必要とする
が、本発明の対象とするのが直交変換装置であるのでブ
ロック信号Ｄからの並べ換えは省略する。
【０００７】
【発明が解決しようとする課題】しかしながら従来の直
交変換装置においては、直交変換を行なう映像信号がフ
レーム単位であればフレーム単位の直交変換しか行えな
い。また映像信号がフィールド単位であればフィールド
単位の直交変換しか行えないという課題を有していた。
交変換装置においては、直交変換を行なう映像信号がフ
レーム単位であればフレーム単位の直交変換しか行えな
い。また映像信号がフィールド単位であればフィールド
単位の直交変換しか行えないという課題を有していた。
【０００８】またフレーム単位の入力でもフィールド相
関が大きいときにもフィールド内の直交変換を行なえる
ようにするには、フレーム内直交変換装置とフィールド
内直交変換装置のふたつの直交変換装置を持たねばなら
ず回路規模が前者の２倍以上になるという課題を有して
いた。つまり（図３）におけるフレーム内垂直方向直交
変換を行なう第２の直交変換回路４に相当するフィール
ド内垂直方向直交変換を行なう直交変換回路を付加しな
ければならない。直交変換回路はそれ自体に多数の乗算
器と加減算器を有しているので、回路規模の点で非常に
大きな課題であった。
関が大きいときにもフィールド内の直交変換を行なえる
ようにするには、フレーム内直交変換装置とフィールド
内直交変換装置のふたつの直交変換装置を持たねばなら
ず回路規模が前者の２倍以上になるという課題を有して
いた。つまり（図３）におけるフレーム内垂直方向直交
変換を行なう第２の直交変換回路４に相当するフィール
ド内垂直方向直交変換を行なう直交変換回路を付加しな
ければならない。直交変換回路はそれ自体に多数の乗算
器と加減算器を有しているので、回路規模の点で非常に
大きな課題であった。
【０００９】本発明はかかる点に鑑み、直交変換回路の
多大な回路増加をしないで、フレーム内とフィールド内
の直交変換を行なう直交変換装置を提供することを目的
とする。
多大な回路増加をしないで、フレーム内とフィールド内
の直交変換を行なう直交変換装置を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明は、１フレーム単
位の映像信号をブロック化信号を入力とし、前記ブロッ
ク化信号を水平方向に直交変換する第１の直交変換回路
と、前記第１の直交変換回路と並行して前記ブロック化
信号を前記ブロック化信号に含まれる２フィールド間の
相関を検出するフィールド間相関検出回路と、前記第１
の直交変換回路出力を垂直方向に並べ換える並べ換えメ
モリと、前記並べ換えメモリ出力のブロック化信号を垂
直方向に直交変換する第２の直交変換回路を備え、前記
フィールド間相関検出回路によって前記ブロック化信号
にフィールド間相関が大きいときには前記並べ換えメモ
リと前記第２の直交変換回路がフレーム内の直交変換を
行うが、フィールド相関が小さいときにはフィールド内
の直交変換を行なうようにしたことを特徴とする直交変
換装置である。
位の映像信号をブロック化信号を入力とし、前記ブロッ
ク化信号を水平方向に直交変換する第１の直交変換回路
と、前記第１の直交変換回路と並行して前記ブロック化
信号を前記ブロック化信号に含まれる２フィールド間の
相関を検出するフィールド間相関検出回路と、前記第１
の直交変換回路出力を垂直方向に並べ換える並べ換えメ
モリと、前記並べ換えメモリ出力のブロック化信号を垂
直方向に直交変換する第２の直交変換回路を備え、前記
フィールド間相関検出回路によって前記ブロック化信号
にフィールド間相関が大きいときには前記並べ換えメモ
リと前記第２の直交変換回路がフレーム内の直交変換を
行うが、フィールド相関が小さいときにはフィールド内
の直交変換を行なうようにしたことを特徴とする直交変
換装置である。
【００１１】
【作用】本発明は前記した構成により、前記ブロック毎
のフィールド間相関の検出を水平方向の直交変換と並行
して実行し、その結果により垂直方向の直交変換を行な
う前段の並べ換えメモリの出力をフレーム内／フィール
ド内の直交変換をするための係数並べ換えができ、回路
規模を増加することなくフレーム内／フィールド内の直
交変換の実行が可能となる。
のフィールド間相関の検出を水平方向の直交変換と並行
して実行し、その結果により垂直方向の直交変換を行な
う前段の並べ換えメモリの出力をフレーム内／フィール
ド内の直交変換をするための係数並べ換えができ、回路
規模を増加することなくフレーム内／フィールド内の直
交変換の実行が可能となる。
【００１２】
【実施例】（図１）は本発明の一実施例における直交変
換装置のブロック図を示すものである。同図の入力端子
１、水平方向の直交変換を行なう第１の直交変換回路
２、および出力端子５については、前述の従来例の直交
変換装置の構成と同等であるので同番号を付している。
異なるのは６の並べ換えメモリと７の垂直方向の直交変
換を行なう第２の直交変換回路の構成、および新たに８
のフィールド間相関検出回路を付加したことである。
換装置のブロック図を示すものである。同図の入力端子
１、水平方向の直交変換を行なう第１の直交変換回路
２、および出力端子５については、前述の従来例の直交
変換装置の構成と同等であるので同番号を付している。
異なるのは６の並べ換えメモリと７の垂直方向の直交変
換を行なう第２の直交変換回路の構成、および新たに８
のフィールド間相関検出回路を付加したことである。
【００１３】以下、（図２）の（図１）各構成要素間の
信号並びの図を用いて本実施例の動作を説明する。
信号並びの図を用いて本実施例の動作を説明する。
【００１４】フィールド間相関検出回路８は、前記第１
の直交変換回路２入力と同じブロック化信号Ａ（図４）
を入力として、前記第１の直交変換回路２と並行してフ
ィールド間相関を検出する。フィールド間の相関は簡単
にはフィールド間の画素値のレベル差を計算することで
行える。例えば、ブロック化信号Ａは垂直方向の１画素
毎、つまりライン毎に２フィールドの信号をノンインタ
ーレース化された信号であるので、
の直交変換回路２入力と同じブロック化信号Ａ（図４）
を入力として、前記第１の直交変換回路２と並行してフ
ィールド間相関を検出する。フィールド間の相関は簡単
にはフィールド間の画素値のレベル差を計算することで
行える。例えば、ブロック化信号Ａは垂直方向の１画素
毎、つまりライン毎に２フィールドの信号をノンインタ
ーレース化された信号であるので、
【００１５】
【数１】
【００１６】によって得られるＰはフィールド間のレベ
ル差を示すことになる。このＰはフィールド間相関が大
きいときには小さい値を示し、フィールド間相関が小さ
いときには大きな値を示すので、ある閾値Ｐ0によっ
て、
ル差を示すことになる。このＰはフィールド間相関が大
きいときには小さい値を示し、フィールド間相関が小さ
いときには大きな値を示すので、ある閾値Ｐ0によっ
て、
【００１７】
【数２】
【００１８】とすることによりフレーム内／フィールド
内直交変換の切り換えができる。ここで閾値Ｐ0の値
は、後段の圧縮処理および符号化方法によって最適な値
に設定すればよい。
内直交変換の切り換えができる。ここで閾値Ｐ0の値
は、後段の圧縮処理および符号化方法によって最適な値
に設定すればよい。
【００１９】次に並べ換えメモリ６と第２の直交変換回
路７の動作について説明する。並べ換えメモリ６は（図
１）のように、スイッチ３１および３２、１ブロック分
のブロック信号を記憶できるメモリ３３および３４を構
成要素を持つが、これら構成要素は前述従来例の構成要
素と同等の動作をするので、前記従来例での付加番号と
同じ番号を付けて説明を省く。
路７の動作について説明する。並べ換えメモリ６は（図
１）のように、スイッチ３１および３２、１ブロック分
のブロック信号を記憶できるメモリ３３および３４を構
成要素を持つが、これら構成要素は前述従来例の構成要
素と同等の動作をするので、前記従来例での付加番号と
同じ番号を付けて説明を省く。
【００２０】異なるのは並べ換えメモリ６内の読み出し
アドレス制御回路６１と第２の直交変換回路７である。
ここで、これら２構成要素の動作については、本出願人
自身が先に「特願昭２−２８２１１９号」において示し
た「直交変換装置」の動作に準ずる。この「直交変換装
置」は高速演算アルゴリズムを用いた手法で、本実施例
の第２の直交変換装置７に相当し、（図２）のブロック
信号Ｂにおいて、（ｙi1，ｙi2，ｙi3，・・・ｙi8）の
信号列に対しての８次直交変換と、（ｙi1，ｙi3，ｙi
5，ｙi7）と（ｙi8，ｙi6，ｙi4，ｙi2）のふたつの信
号列の互いの和と差それぞれに対しての４次直交変換
を、一つの切り換え制御信号で回路を共用して実現する
ものである。
アドレス制御回路６１と第２の直交変換回路７である。
ここで、これら２構成要素の動作については、本出願人
自身が先に「特願昭２−２８２１１９号」において示し
た「直交変換装置」の動作に準ずる。この「直交変換装
置」は高速演算アルゴリズムを用いた手法で、本実施例
の第２の直交変換装置７に相当し、（図２）のブロック
信号Ｂにおいて、（ｙi1，ｙi2，ｙi3，・・・ｙi8）の
信号列に対しての８次直交変換と、（ｙi1，ｙi3，ｙi
5，ｙi7）と（ｙi8，ｙi6，ｙi4，ｙi2）のふたつの信
号列の互いの和と差それぞれに対しての４次直交変換
を、一つの切り換え制御信号で回路を共用して実現する
ものである。
【００２１】よって上記「直交変換装置」を用いて、前
記切り換え制御信号をフィールド間相関検出回路８出力
として、フレーム内直交変換を選ぶときには（ｙi1，ｙ
i2，ｙi3，・・・ｙi8）の信号列に対しての８次直交変
換を行なうように、一方フィールド内直交変換を選ぶと
きには（ｙi1，ｙi3，ｙi5，ｙi7）と（ｙi8，ｙi6，ｙ
i4，ｙi2）のふたつの信号列の互いの和と差それぞれに
対しての４次直交変換を行なうようにする。
記切り換え制御信号をフィールド間相関検出回路８出力
として、フレーム内直交変換を選ぶときには（ｙi1，ｙ
i2，ｙi3，・・・ｙi8）の信号列に対しての８次直交変
換を行なうように、一方フィールド内直交変換を選ぶと
きには（ｙi1，ｙi3，ｙi5，ｙi7）と（ｙi8，ｙi6，ｙ
i4，ｙi2）のふたつの信号列の互いの和と差それぞれに
対しての４次直交変換を行なうようにする。
【００２２】なお、上記「直交変換装置」はその最前段
の構成要素に並べ換え器を有する。この並べ換え器はあ
る一定の並びで「直交変換装置」に入力される信号列
を、前記８次直交変換とふたつの４次直交変換のための
後段のバタフライ演算器を共用するための並べ換えを行
なう。よって、本実施例では、前記並べ換え器における
信号列の並べ換えを前記並べ換えメモリ６によって実行
するようにして、前記「直交変換装置」内の並べ換え器
と並べ換えメモリ６とを共用するものである。そのため
に、並べ換えメモリ６の読み出しアドレス制御回路６１
は、前記ブロック信号Ｂの水平方向の係数並びを垂直方
向の係数並びに並び換えるとともに、前記フィールド間
相関検出回路８出力によって、フレーム内直交変換を選
ぶときには前記８次直交変換を行なうように、またフィ
ールド内直交変換を選ぶときには前記ふたつの４次直交
変換を行なうように垂直方向の８係数の並びを換える。
の構成要素に並べ換え器を有する。この並べ換え器はあ
る一定の並びで「直交変換装置」に入力される信号列
を、前記８次直交変換とふたつの４次直交変換のための
後段のバタフライ演算器を共用するための並べ換えを行
なう。よって、本実施例では、前記並べ換え器における
信号列の並べ換えを前記並べ換えメモリ６によって実行
するようにして、前記「直交変換装置」内の並べ換え器
と並べ換えメモリ６とを共用するものである。そのため
に、並べ換えメモリ６の読み出しアドレス制御回路６１
は、前記ブロック信号Ｂの水平方向の係数並びを垂直方
向の係数並びに並び換えるとともに、前記フィールド間
相関検出回路８出力によって、フレーム内直交変換を選
ぶときには前記８次直交変換を行なうように、またフィ
ールド内直交変換を選ぶときには前記ふたつの４次直交
変換を行なうように垂直方向の８係数の並びを換える。
【００２３】以上説明したような並べ換えメモリ６の結
果のブロック信号を（図２）のブロック信号ＥフレームとＥ
フィールト゛に示す。これら２種類の並びのブロック信号Ｅに
対して、前記第２の直交変換回路７は、それぞれブロッ
ク信号ＦフレームおよびＦフィールト゛を出力する。ここで本実施
例の第２の直交変換回路７のバタフライ演算器を前記
「直交変換装置」に準じているので、ブロック信号Ｆフィ
ールト゛内の各係数中、ｕij（ｉ＝１・・４）についてはフ
ィールド間の和に対する４次直交変換の結果で、ｕij
（ｉ＝５・・８）についてはフィールド間の差に対する
４次直交変換の結果となり、それぞれの係数はｉが小さ
い値ほど低周波数成分に対する係数を示し、大きいほど
高周波数成分に対する係数を示す。
果のブロック信号を（図２）のブロック信号ＥフレームとＥ
フィールト゛に示す。これら２種類の並びのブロック信号Ｅに
対して、前記第２の直交変換回路７は、それぞれブロッ
ク信号ＦフレームおよびＦフィールト゛を出力する。ここで本実施
例の第２の直交変換回路７のバタフライ演算器を前記
「直交変換装置」に準じているので、ブロック信号Ｆフィ
ールト゛内の各係数中、ｕij（ｉ＝１・・４）についてはフ
ィールド間の和に対する４次直交変換の結果で、ｕij
（ｉ＝５・・８）についてはフィールド間の差に対する
４次直交変換の結果となり、それぞれの係数はｉが小さ
い値ほど低周波数成分に対する係数を示し、大きいほど
高周波数成分に対する係数を示す。
【００２４】以上説明したように、本実施例によれば、
水平方向の直交変換の演算と並行してフレーム内／フィ
ールド内の直交変換選択を決定して、その選択結果を並
べ換えメモリ６の読み出しアドレス制御回路６１による
係数の並べ換えと第２の直交変換回路７のバタフライ演
算器構成により、フレーム内／フィールド内切り換え型
の２次元直交変換を多大な回路規模増加をともなわずに
実現できるのでその実用的効果は大きい。
水平方向の直交変換の演算と並行してフレーム内／フィ
ールド内の直交変換選択を決定して、その選択結果を並
べ換えメモリ６の読み出しアドレス制御回路６１による
係数の並べ換えと第２の直交変換回路７のバタフライ演
算器構成により、フレーム内／フィールド内切り換え型
の２次元直交変換を多大な回路規模増加をともなわずに
実現できるのでその実用的効果は大きい。
【００２５】
【発明の効果】以上説明したように本発明によれば、前
記ブロック毎のフィールド間相関の検出を水平方向の直
交変換と並行して実行し、その結果により垂直方向の直
交変換を行なう前段の並べ換えメモリの出力をフレーム
内／フィールド内の直交変換をするための係数並べ換え
を行い、かつ垂直方向の直交変換回路のバタフライ演算
器もフレーム内とフィールド内の直交変換で共用できる
ので、回路規模を増加することなくフレーム内／フィー
ルド内の垂直方向の直交変換の実行が可能となる。
記ブロック毎のフィールド間相関の検出を水平方向の直
交変換と並行して実行し、その結果により垂直方向の直
交変換を行なう前段の並べ換えメモリの出力をフレーム
内／フィールド内の直交変換をするための係数並べ換え
を行い、かつ垂直方向の直交変換回路のバタフライ演算
器もフレーム内とフィールド内の直交変換で共用できる
ので、回路規模を増加することなくフレーム内／フィー
ルド内の垂直方向の直交変換の実行が可能となる。
【図１】本発明の一実施例における直交変換装置のブロ
ック図。
ック図。
【図２】前記本発明の一実施例の動作を説明するための
各構成要素間の一ブロック分の信号の並び図。
各構成要素間の一ブロック分の信号の並び図。
【図３】従来の直交変換装置のブロック図。
【図４】前記従来例の動作を説明するための各構成要素
間の一ブロック分の信号の並び図。
間の一ブロック分の信号の並び図。
２ 第１の直交変換回路 ６ 並べ換えメモリ ６１ 読み出しアドレス制御回路 ７ 第２の直交変換回路 ８ フィールド間相関検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 重里 達郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−79688（ＪＰ，Ａ) 特開 平４−229724（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 １フレーム単位の映像信号のブロック化
信号を入力とし、前記ブロック化信号を水平方向に直交
変換する第１の直交変換回路と、前記第１の直交変換回
路と並行して前記ブロック化信号に含まれる２フィール
ド間の相関を検出するフィールド間相関検出回路と、前
記第１の直交変換回路出力を垂直方向に並べ換える並べ
換えメモリと、前記並べ換えメモリ出力のブロック化信
号を垂直方向に直交変換する第２の直交変換回路を備
え、前記フィールド間相関検出回路によって前記ブロッ
ク化信号にフィールド間相関が大きいときには前記並べ
換えメモリと前記第２の直交変換回路によりフレーム内
の直交変換を行うが、フィールド相関が小さいときには
フィールド内の直交変換を行なうようにしたことを特徴
とする直交変換装置。 - 【請求項２】 並べ換えメモリは、フィールド間相関が
大きいときにはフレーム単位（ノンインターレース状
態）となるように、フィールド間相関が小さいときには
フィールド単位毎に分離するように第１の直交変換回路
出力を垂直方向に並べ換え、第２の直交変換回路は、フ
ィールド間相関が大きいときにはフレーム内直交変換を
行なうが、フィールド間相関が小さいときにはフィール
ド間の和と差のそれぞれを直交変換を行なうように内部
バタフライ演算を切り換えることを特徴とする請求項１
記載の直交変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP3027284A JP2734215B2 (ja) | 1991-02-21 | 1991-02-21 | 直交変換装置 |
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Family Applications (1)
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1991
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| Publication number | Publication date |
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| JPH04266284A (ja) | 1992-09-22 |
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