JP2724052B2 - Programmable logic element - Google Patents

Programmable logic element

Info

Publication number
JP2724052B2
JP2724052B2 JP3064626A JP6462691A JP2724052B2 JP 2724052 B2 JP2724052 B2 JP 2724052B2 JP 3064626 A JP3064626 A JP 3064626A JP 6462691 A JP6462691 A JP 6462691A JP 2724052 B2 JP2724052 B2 JP 2724052B2
Authority
JP
Japan
Prior art keywords
wiring
elements
switch
logic
programmable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3064626A
Other languages
Japanese (ja)
Other versions
JPH04301922A (en
Inventor
名 啓 一 川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP3064626A priority Critical patent/JP2724052B2/en
Priority to US07/857,986 priority patent/US5327023A/en
Priority to TW81104489A priority patent/TW210996B/zh
Publication of JPH04301922A publication Critical patent/JPH04301922A/en
Application granted granted Critical
Publication of JP2724052B2 publication Critical patent/JP2724052B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、論理要素を複数個備
え、かつそれらの論理要素間を任意に結線可能なプログ
ラマブル論理素子に関し、特に、配線群のスイッチ使用
効率を高めることが可能なプログラマブル論理素子に関
するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable logic element having a plurality of logic elements and capable of arbitrarily connecting the logic elements. It relates to a logic element.

【0002】[0002]

【従来の技術】従来のプログラマブル論理素子は、図5
に示すように、アレイ状に配置された論理要素51と、
これら論理要素の間を縦横に配設される配線群53とを
有し、これら縦横に配置された配線群53の交差部分に
は、上下左右の配線をプログラマブルに接続するための
スイッチング素子を含むプログラマブル配線スイッチ5
5と、論理要素に対応して各配線に設けられ、論理要素
の入出力を前記各配線に接続するための入出力スイッチ
57,59とを有する。図5においては、配線群53は
3本の配線によって構成されている。
2. Description of the Related Art A conventional programmable logic element is shown in FIG.
As shown in the figure, logic elements 51 arranged in an array,
A wiring group 53 arranged vertically and horizontally between these logic elements, and a crossing portion of the wiring group 53 arranged vertically and horizontally includes a switching element for programmably connecting upper, lower, left and right wirings. Programmable wiring switch 5
5 and an input / output switch 57, 59 provided for each wiring corresponding to the logic element and for connecting the input / output of the logic element to each wiring. In FIG. 5, the wiring group 53 is configured by three wirings.

【0003】前記プログラマブルな配線スイッチ(以下
に「配線スイッチ」と称す)は、例えば、各上下左右か
らの配線同士を全てプログラマブルに接続するために
は、図5に示す従来例においては少なくとも54個のス
イッチング素子を有している必要がある。即ち、図6に
配線例を、図7においてこれら配線例の組合せを示すよ
うに、54個のスイッチで全ての組合せの接続が可能で
ある。なお、図において○はスイッチング素子61を示
す。このスイッチング素子61として、例えば図8に示
すような、簡略して示すSRAMセル63に例えばNM
OSトランジスタ65のゲート電極が接続されて構成さ
れたメモリ付スイッチを用いたりしている。このメモリ
付スイッチを介して各配線どうしを全てまたはそれらの
一部を断続可能とし、これによって任意の配線がプログ
ラマブルに実現できる。
For example, in order to connect all the wirings from above, below, left and right in a programmable manner, at least 54 programmable wiring switches (hereinafter referred to as "wiring switches") are used in the conventional example shown in FIG. Needs to be provided. That is, as shown in the wiring examples in FIG. 6 and the combinations of the wiring examples in FIG. 7, all the combinations can be connected by 54 switches. In the drawing, ○ indicates the switching element 61. As the switching element 61, for example, an NM is attached to a simplified SRAM cell 63 as shown in FIG.
For example, a switch with memory configured by connecting the gate electrode of the OS transistor 65 is used. All or some of the wirings can be intermittently connected via the switch with memory, so that an arbitrary wiring can be realized in a programmable manner.

【0004】かかる構成のプログラマブル論理素子にお
いて、隣接する論理要素間の信号を接続するときに、配
線スイッチを通過後に3方向の配線にプログラマブルに
接続可能とするため、配線スイッチ中のスイッチの数が
多くなるという問題点がある。
In the programmable logic element having such a configuration, when connecting signals between adjacent logic elements, the number of switches in the wiring switch is reduced in order to enable the connection to the three-way wiring after passing through the wiring switch. There is a problem that it increases.

【0005】[0005]

【発明が解決しようとする課題】本発明は、隣接する論
理要素間を配線群を使用してプログラマブルに接続する
場合に、配線スイッチ中のスイッチ数を低減することが
できるプログラマブル論理素子を提供することを目的と
する。
SUMMARY OF THE INVENTION The present invention provides a programmable logic element capable of reducing the number of switches in a wiring switch when adjacent logic elements are programmably connected using a wiring group. The purpose is to:

【0006】[0006]

【課題を解決するための手段】上記問題点を解消するた
め、本発明は、論理要素を複数個備え、かつそれらの論
理要素間を任意に結線可能なプログラマブル論理素子に
おいて、アレイ状に配列される前記論理要素と、前記論
理要素の間を縦横に配置され、かつそれらの交差部分が
ショート接続されて、前記論理要素間をプログラマブル
に接続するための配線群と、該配線群の交差部分の間に
設けられ、前記配線群を十字形状の配線要素に分割し、
該配線要素を相互にプログラマブルに接続するスイッチ
ング手段とを有することを特徴とするプログラマブル論
理素子を提供する。
SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a programmable logic element having a plurality of logic elements which can be arbitrarily connected between the logic elements. A logic group arranged vertically and horizontally between the logic elements, and a crossing portion thereof is short-circuited, and a wiring group for programmably connecting the logic elements, and a crossing portion of the wiring group. Provided between, the wiring group is divided into cross-shaped wiring elements,
And a switching means for programmably connecting the wiring elements to each other.

【0007】[0007]

【作用】本発明者等が多数の設計例を研究調査したとこ
ろ、論理要素間の配線の大半(6割以上)が、隣接する
論理要素どうしを結ぶものであることが判明している。
本発明は、このような調査結果に基づいてなされたもの
であり、隣接する配線要素どうしを接続する場合に、配
線同士をプログラマブルに接続するスイッチング手段中
のスイッチ素子の数が従来の配線構造に比べて平均的に
少なくなるように改良されたものである。
The present inventors have conducted research on a large number of design examples, and as a result, it has been found that most (60% or more) of wirings between logic elements connect adjacent logic elements.
The present invention has been made on the basis of such a research result, and when connecting adjacent wiring elements, the number of switching elements in the switching means for programmatically connecting the wirings is reduced to the conventional wiring structure. It is improved so that it is smaller on average.

【0008】すなわち、本発明によれば、スイッチング
手段の間で配線要素は、交差部分がショート接続されて
おり、電気的に連続して接続される十字形状の配線要素
に分割される。分割された十字形状の配線要素どうしの
接続は、スイッチング手段を介してプログラマブルに行
われる。このプログラマブルなスイッチングは、直進方
向の配線同士をプログラマブルに接続可能とするもので
あるため、従来のように一方向からの3方向への配線を
プログラマブルに接続する場合に比べて、スイッチング
手段中のスイッチ素子の数を約1/3に減らすことがで
きる。
In other words, according to the present invention, the wiring elements between the switching means are divided into cross-shaped wiring elements that are short-circuited at the intersections and are electrically connected continuously. The connection between the divided cross-shaped wiring elements is performed programmably via switching means. This programmable switching allows the wirings in the straight direction to be connected to each other in a programmable manner. Therefore, compared to the conventional case where the wirings in three directions from one direction are connected to each other in a programmable manner, the switching means in the switching means can be used. The number of switch elements can be reduced to about 1/3.

【0009】したがって、スイッチ素子として使用され
るMOSFETの数を減らすことができ、その占有面積
が小さくなり、高集積化が達成される。
Therefore, the number of MOSFETs used as switch elements can be reduced, the occupied area is reduced, and high integration is achieved.

【0010】本発明に用いられるスイッチング手段は、
従来のメモリ付のスイッチング素子を有するスイッチン
グ手段であり、これについては冒頭段の従来技術の項に
て既に説明しているものを使用可能である。
The switching means used in the present invention comprises:
This is a conventional switching means having a switching element with a memory, and the switching means already described in the section of the prior art at the beginning can be used.

【0011】[0011]

【実施例】以下に本発明の実施例を図面に基づいて説明
する。
Embodiments of the present invention will be described below with reference to the drawings.

【0012】図1は、本発明に係るプログラマブル論理
素子の構成図である。プログラマブル論理素子は、複数
のアレイ状に配置された論理要素11と、これら論理要
素11の間を、例えば3本の信号線が縦横に配設され
て、配線群13を構成する。この配線群13は、その交
差部分において、縦方向と横方向の対応する線同士がシ
ョート接続され、また縦方向および横方向の各交差部分
の中間には、プログラマブルな配線スイッチ15が配設
される。縦方向の配線に配設された配線スイッチの両側
には、論理要素11の入力端子または論理要素11の出
力端子との接続をプログラマブルに図る入出力スイッチ
17,19が配設されている。
FIG. 1 is a configuration diagram of a programmable logic element according to the present invention. In the programmable logic element, for example, three signal lines are arranged vertically and horizontally between the logic elements 11 arranged in a plurality of arrays and the logic elements 11 to form a wiring group 13. In the wiring group 13, corresponding lines in the vertical direction and the horizontal direction are short-circuited at the intersection, and a programmable wiring switch 15 is disposed in the middle of each of the vertical and horizontal intersections. You. On both sides of the wiring switch provided in the vertical wiring, input / output switches 17 and 19 for programmable connection to the input terminal of the logic element 11 or the output terminal of the logic element 11 are provided.

【0013】入出力スイッチ17,19は、図において
は、入出力スイッチ17から論理要素11の入力に対し
4つ入力線が接続され、論理要素11の出力から入出力
スイッチ19に対して2つの出力線が接続される。さら
に図2に詳細に示すように、例えば縦方向の3本の信号
線13に対して、それぞれの線が交差し、プログラマブ
ルに接続可能なスイッチを有する4本の入力線21が論
理要素11の入力端子にそれぞれ接続される。また論理
要素11の出力端子は、2本の出力線23を介して縦方
向の3本の信号線13にプログラマブルにスイッチ自在
に接続される。
In the figure, four input lines are connected to the input of the logic element 11 from the input / output switch 17 and two input / output switches are connected to the input / output switch 19 from the output of the logic element 11. Output line is connected. Further, as shown in detail in FIG. 2, for example, three signal lines 13 in the vertical direction cross each other, and four input lines 21 having switches that can be connected in a programmable manner are connected to the logic element 11. Each is connected to an input terminal. The output terminal of the logic element 11 is connected to three signal lines 13 in the vertical direction via two output lines 23 in a programmable and switchable manner.

【0014】配線群の交差部分間の中間に配設される配
線スイッチ15は、図3に示すように、図面において、
配線スイッチ15の両側から接続される、横方向に配設
される配線の3本の信号線13A〜13C;13A’〜
13C’同士が、それら両信号線のいずれとも接続可能
なように、9個の○で示すプログラマブルなスイッチン
グ素子を介してそれぞれ接続される。このスイッチング
素子は、前述したメモリ付スイッチとすることもでき
る。
As shown in FIG. 3, the wiring switch 15 disposed in the middle between the intersections of the wiring groups is, as shown in FIG.
Three signal lines 13A to 13C; 13A 'to 13B, which are connected from both sides of the wiring switch 15 and are arranged in the horizontal direction.
13C 'are connected to each other via nine programmable switching elements indicated by a circle so that they can be connected to either of the two signal lines. This switching element may be the above-mentioned switch with memory.

【0015】この配線スイッチ15が有するスイッチン
グ素子は、従来の配線群の交差部に設けられる配線スイ
ッチが有するスイッチング素子の数が54個であるのか
ら比べると、その数が18個であるので、スイッチング
数が約1/3に減少したこととなる。スイッチ素子とし
て例えばNMOSトランジスタを使用する場合には、使
用されるスイッチング素子数が少なくなるので、素子の
専有面積も小さくすることができる。
The number of switching elements provided in the wiring switch 15 is 18 compared with the number of switching elements provided in the wiring switch provided at the intersection of the conventional wiring group, which is 18 and therefore, This means that the number of switching is reduced to about 1/3. When, for example, an NMOS transistor is used as a switch element, the number of switching elements used is reduced, so that the occupied area of the element can be reduced.

【0016】また、図4に示すように、ある特定の配線
要素Aと隣接する配線要素〜とを順次プログラマブ
ルに接続する場合のモデルケースにおいても、スイッチ
通過数は、平均して4.0であるのと、図9に示す従来
の配線スイッチの配置の時のスイッチ通過数が平均して
3.9であるのと比べて、信号経路中の配線スイッチを
通過する数もほとんど変わることがなく、また、素子が
大規模となり、種々の論理要素をプログラマブルに接続
する場合を調べると、従来と本発明の配線スイッチの配
置ではスイッチ通過数はほとんど変わらないことも確か
めた。
Further, as shown in FIG. 4, even in a model case in which a specific wiring element A and adjacent wiring elements are sequentially and programmably connected, the number of switches passed is 4.0 on average. The number of switches passing through the wiring switches in the signal path hardly changes, as compared with the case where the number of switches passing through the conventional wiring switches shown in FIG. 9 is 3.9 on average. In addition, an examination of a case where the element becomes large-scale and various logic elements are connected in a programmable manner has confirmed that the number of switch passages is almost the same between the conventional arrangement and the arrangement of the wiring switch according to the present invention.

【0017】以上本発明の実施例を説明したように、本
発明によれば、配線群を十字形状の電気的に接続された
配線要素に分割し、配線スイッチを介してこれら配線要
素をプログラマブルに接続することにより、配線スイッ
チがプログラマブルに接続する配線数を少なくするた
め、配線スイッチに使用されるスイッチング素子の数が
少なくなり、配線がし易く、スイッチ使用効率を上げ、
スイッチング素子の専有面積を小さくし、省面積を実現
する。
As described above, according to the present invention, according to the present invention, a wiring group is divided into cross-shaped electrically connected wiring elements, and these wiring elements are programmably connected via wiring switches. By connecting, the number of wirings that the wiring switch connects to in a programmable manner is reduced, so the number of switching elements used in the wiring switch is reduced, wiring is easy, and switch use efficiency is increased,
The area occupied by the switching element is reduced, and the area is reduced.

【0018】本発明は実施例にて示した例に限定される
ものではなく、種々の適用が考えられるものである。
The present invention is not limited to the examples shown in the embodiments, but various applications can be considered.

【0019】[0019]

【発明の効果】本発明によれば、配線群を十字形状の電
気的に接続された配線要素に分割し、配線スイッチを介
してこれら配線要素をプログラマブルに接続することに
より、配線スイッチに使用されるスイッチング素子の数
を減少させ、配線がし易く、スイッチ使用効率を上げ、
スイッチング素子の専有面積を小さくし、省面積を実現
する。
According to the present invention, the wiring group is divided into cross-shaped electrically connected wiring elements, and these wiring elements are programmably connected via the wiring switches, whereby the wiring group is used for the wiring switches. Reduce the number of switching elements required, make wiring easier, increase switch use efficiency,
The area occupied by the switching element is reduced, and the area is reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明に係るプログラマブル論理素子の構成
を示す概念図である。
FIG. 1 is a conceptual diagram showing a configuration of a programmable logic element according to the present invention.

【図2】 図1の入出力スイッチの例を示す線図であ
る。
FIG. 2 is a diagram showing an example of the input / output switch of FIG. 1;

【図3】 図1の配線スイッチの例を示す線図である。FIG. 3 is a diagram showing an example of the wiring switch of FIG. 1;

【図4】 本発明の配線スイッチ配置における隣接論理
要素との接続した場合のスイッチ通過数を調査した例を
示す説明図である。
FIG. 4 is an explanatory diagram showing an example of examining the number of switches passed when connected to an adjacent logical element in the wiring switch arrangement of the present invention.

【図5】 従来のプログラマブル論理素子の構成を示す
概念図である。
FIG. 5 is a conceptual diagram showing a configuration of a conventional programmable logic element.

【図6】 従来のプログラマブル配線スイッチの配線例
を示す線図である。
FIG. 6 is a diagram showing a wiring example of a conventional programmable wiring switch.

【図7】 プログラマブル配線スイッチの可能な組合せ
を示す線図である。
FIG. 7 is a diagram showing possible combinations of programmable wiring switches.

【図8】 メモリ付スイッチング素子の例を示す線図で
ある。
FIG. 8 is a diagram showing an example of a switching element with a memory.

【図9】 従来の配線スイッチ配置における隣接論理要
素との接続した場合のスイッチ通過数を調査した例を示
す説明図である。
FIG. 9 is an explanatory diagram showing an example of examining the number of switches passed when connected to an adjacent logical element in a conventional wiring switch arrangement.

【符号の説明】[Explanation of symbols]

11 論理要素、 13 配線群または配線、 15 配線スイッチ、 17 入出力スイッチ、 21 入力線、 23 出力線 11 logic element, 13 wiring group or wiring, 15 wiring switch, 17 input / output switch, 21 input line, 23 output line

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 論理要素を複数個備え、かつそれらの論
理要素間を任意に結線可能なプログラマブル論理素子に
おいて、アレイ状に配列される前記論理要素と、前記論
理要素の間を縦横に配置され、かつそれらの交差部分が
ショート接続されて、前記論理要素間をプログラマブル
に接続するための配線群と、該配線群の交差部分の間に
設けられ、前記配線群を十字形状の配線要素に分割し、
該配線要素を相互にプログラマブルに接続するスイッチ
ング手段とを有することを特徴とするプログラマブル論
理素子。
1. A programmable logic element comprising a plurality of logic elements and arbitrarily connectable between the logic elements, wherein the logic elements arranged in an array and the logic elements are arranged vertically and horizontally. And a wiring group for connecting the logic elements programmably with their intersections being short-circuited, and the wiring group is provided between the intersections of the wiring groups, and the wiring group is divided into cross-shaped wiring elements. And
Switching means for programmably connecting the wiring elements to each other.
JP3064626A 1991-03-28 1991-03-28 Programmable logic element Expired - Fee Related JP2724052B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3064626A JP2724052B2 (en) 1991-03-28 1991-03-28 Programmable logic element
US07/857,986 US5327023A (en) 1991-03-28 1992-03-26 Programmable logic device
TW81104489A TW210996B (en) 1991-03-28 1992-06-09

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3064626A JP2724052B2 (en) 1991-03-28 1991-03-28 Programmable logic element

Publications (2)

Publication Number Publication Date
JPH04301922A JPH04301922A (en) 1992-10-26
JP2724052B2 true JP2724052B2 (en) 1998-03-09

Family

ID=13263655

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3064626A Expired - Fee Related JP2724052B2 (en) 1991-03-28 1991-03-28 Programmable logic element

Country Status (1)

Country Link
JP (1) JP2724052B2 (en)

Also Published As

Publication number Publication date
JPH04301922A (en) 1992-10-26

Similar Documents

Publication Publication Date Title
US5327023A (en) Programmable logic device
JP3434292B2 (en) Programmable logic cell and array thereof
JP2600304B2 (en) Semiconductor storage device and data path using the same
US7557611B2 (en) Block level routing architecture in a field programmable gate array
JPH06510403A (en) Programmable interconnect structure for logic blocks
KR19990008271A (en) Floor plan for scalable multilevel interconnect architecture
JPS5851451B2 (en) Lonely Jitsukousouchi
KR19990008270A (en) Scalable multilevel interconnect architecture
JP2002198442A (en) Memory structure having central contact block
US5319261A (en) Reprogrammable interconnect architecture using fewer storage cells than switches
JP2724052B2 (en) Programmable logic element
JPS63207148A (en) Master slice semiconductor integrated circuit
JP3070622B2 (en) Programmable logic element
KR960030245A (en) Semiconductor storage device
JPS60103829A (en) Logic circuit array and its data processing method
US4654823A (en) Read/write memory and cell constituting same
JPH11330351A (en) Semiconductor device
JPH0241023A (en) Cmos analog cross-point switch matrix
JP3462534B2 (en) Programmable logic circuit and method
JPH0511555U (en) Memory logic array circuit
US5687351A (en) Dual port video memory using partial column lines
JPS61283162A (en) Semiconductor memory device
JP2000243933A (en) Decoder connecting device
JPS62238642A (en) Master slice type semiconductor integrated circuit device
JPS61246996A (en) Orthogonal memory

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19971104

LAPS Cancellation because of no payment of annual fees