JP2717173B2 - Interface circuit - Google Patents
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は、自動的に入力信号の電圧レベル変動による
マージンの減少、デューティの変動を補正するインタフ
ェース回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit that automatically corrects a decrease in margin and a change in duty due to a change in voltage level of an input signal.
「従来の技術」 従来の一般的なLSI（大規模集積回路）、ボード間等
のインタフェース構成例について説明する。第２図にお
いて、１はLSI（大規模集積回路）、２は８並列のデー
タData＃１〜＃８、フレーム信号Frameおよびクロック
信号CKからなる入力データハイウェイ、３は入力バッフ
ァである。一般的に、データの並列度は、1.8.16等各種
考えられる。また、データData＃１〜＃８の各々は、各
々時系列データであるが、時間軸上において連続した所
定数のデータによりフレームと呼ばれるデータ単位が構
成されている。この時間軸上におけるフレームの切替わ
り点を示す信号としてフレーム信号Frameが供給され
る。"Prior Art" A conventional general LSI (large-scale integrated circuit), an example of an interface configuration between boards, and the like will be described. In FIG. 2, reference numeral 1 denotes an LSI (large-scale integrated circuit), 2 denotes an input data highway including eight parallel data Data # 1 to # 8, a frame signal Frame and a clock signal CK, and 3 denotes an input buffer. In general, various degrees of data parallelism, such as 1.8.16, can be considered. Each of the data Data # 1 to # 8 is time-series data, and a data unit called a frame is constituted by a predetermined number of continuous data on the time axis. A frame signal Frame is supplied as a signal indicating a frame switching point on the time axis.
第３図は第２図の入力バッファ３の列として従来周知
のECL（エミッタ結合ロジック）による入力バッファ回
路構成を示したものである。この入力バッファには、ハ
イウェイ２上のECLレベル（Ｈレベル＝−0.8V,Lレベル
＝1.6V）の信号が供給される。第３図において、入力ト
ランジスタTr1のベースには50KΩのプルダウン抵抗Riが
接続される。この抵抗Riは、入力が入っていない時、入
力電圧をＬレベルにクランプすると同時に、入力の保護
を行う。トランジスタTr3および抵抗Rcは定電流源を構
成し、バイアスVcsに応じた定電流が抵抗Rcに流れる。
トランジスタTr2のベースにはリファレンス電圧VBBが与
えられる。ここで、リファレンス電圧VBBとしては、約
−1.2V、すなわち、前記ECLレベル（Ｈ＝−0.8V,L＝−
1.6V）のちょうど中間の電圧が与えられる。そして、ト
ランジスタTr1およびTr2のエミッタはトランジスタTr4
のコレクタに共通接続される。そして、トランジスタTr
2のコレクタ電圧がトランジスタTr3を介してエミッタフ
ォロア形式で出力される。FIG. 3 shows a configuration of an input buffer circuit using a conventionally well-known ECL (emitter coupling logic) as a row of the input buffers 3 in FIG. The input buffer is supplied with a signal of the ECL level (H level = −0.8 V, L level = 1.6 V) on the highway 2. In FIG. 3, the base of the input transistor Tr 1 is connected pull-down resistor Ri of 50K ohm. This resistor Ri clamps the input voltage to L level when there is no input, and simultaneously protects the input. Transistors Tr 3 and resistor Rc is a constant current source, a constant current flows through the resistor Rc corresponding to the bias Vcs.
To the base of the transistor Tr 2 is the reference voltage VBB is given. Here, the reference voltage VBB is about -1.2 V, that is, the ECL level (H = -0.8 V, L =-
1.6V). The emitters of the transistors Tr 1 and Tr 2 are connected to the transistor Tr 4
Are commonly connected to the collector. And the transistor Tr
2 of the collector voltage is output at the emitter follower form through the transistor Tr 3.
第４図はユニット間等の長距離の配線を行った場合の
等価回路を示したものである。一般に、高速の信号を伝
送する場合、伝送路の特性インピーダンスZoと、終端抵
抗Rtを整合させる。しかし、配線長が長い場合、伝送路
のロスにより信号は減衰する。第５図に減衰した時の信
号の波形を示す。この図に示すように、送信元LSI10に
おける信号レベルVH,VL（ＨレベルとＬレベルの電圧）
は、受信元LSI1に入力される時には信号レベルがVH1,VL
1および減衰されてしまう。FIG. 4 shows an equivalent circuit in a case where long-distance wiring is performed between units. Generally, when transmitting a high-speed signal, the characteristic impedance Zo of the transmission line and the terminating resistor Rt are matched. However, when the wiring length is long, the signal is attenuated due to the loss of the transmission path. FIG. 5 shows the waveform of the signal when attenuated. As shown in this figure, the signal levels VH and VL (H-level and L-level voltages) at the source LSI 10
Means that the signal level is VH1 and VL when
1 and will be attenuated.
この状態において、入力バッファ３のリファレンス電
圧VBBが−1.2Vのままであると、雑音マージンが減少
し、入力信号レベルVH1,VL1のレベル判定が困難とな
る。さらに、入力バッファ３を介すことにより、内部回
路に供給される信号のデューティが変動することとな
る。In this state, if the reference voltage VBB of the input buffer 3 remains -1.2 V, the noise margin decreases, and it becomes difficult to determine the level of the input signal levels VH1 and VL1. Further, through the input buffer 3, the duty of the signal supplied to the internal circuit varies.
そこで、上述した長距離の伝送における問題を解決す
る一方法として、リファレンス電力VBBを補正すること
により、マージンの拡大と、ナューティ変動を押えると
いう方法が考えられる。Therefore, as a method of solving the above-described problem in long-distance transmission, there is a method of correcting the reference power VBB to increase a margin and suppress a variation in nuty.
「発明が解決しようとする課題」 しかしながら、上述の調整作業は、入力のデータの電
圧レベルVH1,VL1を測定しながら、入力バッファのリフ
ァレンス電圧をその中間電圧VBBhになるように調整する
ものであり、手間がかかりまた技術的にもむずかしいと
いう問題があった。However, the above-mentioned adjustment work is to adjust the reference voltage of the input buffer so as to be the intermediate voltage VBBh while measuring the voltage levels VH1 and VL1 of the input data. However, there was a problem that it was troublesome and technically difficult.
この発明は、上述した事情に鑑みてなされたものであ
り、入力信号レベルの変動に応じて自動的にリファレン
ス電圧を補正するインタフェース回路を提供することに
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide an interface circuit that automatically corrects a reference voltage according to a change in an input signal level.
「課題を解決するための手段」 本発明は複数のデータ信号、フレーム信号、クロック
信号の各信号が入力されるパラレルインタフェース回路
において、前記入力信号中のクロック信号よりローパス
フィルタを用いてハイレベルとローレベルの中間電圧を
識別電圧として得る手段と、前記入力信号中のデータ信
号及びフレーム信号のレベルを前記識別電圧と比較して
入力レベルを判定する手段とを具備することを特徴とす
る。"Means for Solving the Problems" The present invention relates to a parallel interface circuit to which a plurality of data signals, frame signals, and clock signals are inputted, wherein the clock signal in the input signal is set to a high level by using a low-pass filter. It is characterized by comprising means for obtaining a low-level intermediate voltage as an identification voltage, and means for comparing the levels of a data signal and a frame signal in the input signal with the identification voltage to determine an input level.
また、本発明は、前記各入力信号の入力バッファ回路
として、バイポーラのエミッタ結合ロジックの差動増幅
器を用い、前記識別電圧を得る手段として、クロック信
号の差動リファレンス入力端子に抵抗結合を行い、グラ
ンドに対してキャパシタを挿入することを特徴とする。Further, the present invention uses a bipolar emitter-coupled logic differential amplifier as the input buffer circuit of each of the input signals, and performs resistance coupling to a differential reference input terminal of a clock signal as a means for obtaining the identification voltage, It is characterized in that a capacitor is inserted into the ground.
「作用」 上記構成によれば、ローパスフィルタを用いて得られ
たクロック信号のハイレベルとローレベルの中間電圧を
識別電圧として入力信号中のデータ信号及びフレーム信
号のレベルが判定されるので、伝送中にレベル変動があ
っても、正常に各入力信号のローレベル／ハイレベルの
判定が行われる。[Operation] According to the above configuration, the level of the data signal and the frame signal in the input signal is determined using the intermediate voltage between the high level and the low level of the clock signal obtained by using the low-pass filter as the identification voltage. Even if there is a level fluctuation, the low level / high level determination of each input signal is normally performed.
「実施例」 以下、図面を参照して本発明の実施例を説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例によるインタフェース回路
の構成を示す回路図である。1aはLSI、２−1,2−２……
２−10は、データ、フレームおよびクロック信号からな
る入力データハイウェイ、３−１〜３−10は信号を受け
取る入力バッファ、４はリファレンス電圧VBBh用信号配
線である。FIG. 1 is a circuit diagram showing a configuration of an interface circuit according to one embodiment of the present invention. 1a is LSI, 2-1, 2-2 ...
2-10 is an input data highway comprising data, frame and clock signals, 3-1 to 3-10 are input buffers for receiving signals, and 4 is a signal wiring for a reference voltage VBBh.
第１図の入力バッファ３−10の回路構成を説明する。
なお、同図において、上述した第３図と対応する部分に
は同一の符号を付し、その説明を省略する。入力信号は
２−10上で理想的にはECLレベル（Ｈ＝−0.8V,L＝−1.6
V）が入力される。入力バッファ３−10において、抵抗R
hと容量Chにより、いわゆるローパスフィルタが実現さ
れる。Rh,Chの値は、ローパスフィルタのカットオフ周
波数ft（下記、式（１）参照） が、入力バッファ３−10に入力されるクロック周波数よ
り十分に小さくなるようにする。The circuit configuration of the input buffer 3-10 in FIG. 1 will be described.
In the figure, the same reference numerals are given to portions corresponding to FIG. 3 described above, and the description thereof will be omitted. The input signal is ideally ECL level on 2-10 (H = -0.8V, L = -1.6
V) is input. In the input buffer 3-10, the resistance R
A so-called low-pass filter is realized by h and the capacitance Ch. The values of Rh and Ch are the cut-off frequency ft of the low-pass filter (see equation (1) below) Is sufficiently lower than the clock frequency input to the input buffer 3-10.
このような回路構成により、VBBh用信号配線４には、
このクロック信号のハイレベルとローレベルのほぼ中間
の値の電圧が発生する。これは、クロック信号のDC成分
を抽出したこととなり、電圧レベルが、伝送ロス等で変
動したとしても常に入力信号のＨレベルとＬレベルの中
間の値にリファレンス電圧VBBhを調整することができ
る。With such a circuit configuration, the VBBh signal wiring 4
A voltage having a substantially intermediate value between the high level and the low level of the clock signal is generated. This means that the DC component of the clock signal is extracted, and the reference voltage VBBh can always be adjusted to an intermediate value between the H level and the L level of the input signal even if the voltage level fluctuates due to transmission loss or the like.
他の入力バッファ３−１〜３−９には、このようなロ
ーパスフィルタによるVBBh発生機能ない。逆にVBBh用信
号配線４を通して入力バッファ３−10で発生したリファ
レンス電圧VBBHが供給される。これらの入力バッファに
は、データとして、NRZ（Not−Return Zero）信号が供
給されるので、長い期間に渡ってＨ（１）つづき及びＬ
（０）つづきが入力され得る。従って、そのような入力
信号からリファレンス電圧VBBhを得るようにすると、電
圧VBBhはＨレベルとＬレベルの中心電圧とならない。従
って、本実施例では、クロック信号からリファレンス電
圧VBBhを生成して他の信号のレベル判定を行っている。Other input buffers 3-1 to 3-9 do not have a VBBh generation function using such a low-pass filter. Conversely, the reference voltage VBBH generated in the input buffer 3-10 is supplied through the VBBh signal wiring 4. Since an NRZ (Not-Return Zero) signal is supplied as data to these input buffers, H (1) and L are output for a long period of time.
(0) Continuation can be input. Therefore, when the reference voltage VBBh is obtained from such an input signal, the voltage VBBh does not become the center voltage between the H level and the L level. Therefore, in this embodiment, the reference voltage VBBh is generated from the clock signal to determine the level of another signal.
「発明の効果」 以上説明したように、本発明によれば、複数のデータ
信号、フレーム信号、クロック信号の各信号が入力され
るパラレルインタフェース回路において、前記入力信号
中のクロック信号よりローパスフィルタを用いてハイレ
ベルとローレベルの中間電圧を識別電圧として得る手段
と、前記入力信号中のデータ信号及びフレーム信号のレ
ベルを前記識別電圧と比較して入力レベルを判定する手
段と設けたので、伝送ロス等による電圧変動によるマー
ジン減少や、デューティ変動を押えることができるとい
う効果が得られる。[Effects of the Invention] As described above, according to the present invention, in a parallel interface circuit to which each of a plurality of data signals, frame signals, and clock signals is input, a low-pass filter is applied from a clock signal in the input signal. Means for obtaining an intermediate voltage between a high level and a low level as an identification voltage using the identification signal, and means for determining the input level by comparing the levels of the data signal and the frame signal in the input signal with the identification voltage. The effect is obtained that the margin can be reduced due to the voltage fluctuation due to the loss and the duty fluctuation can be suppressed.
第１図は本発明の一実施例によるインタフェース回路の
回路図、第２図はLSIの信号と構成を説明する図、第３
図は従来の入力バッファの回路図、第４図はLSI間の信
号伝送における伝送経路の等価回路図、第５図は伝送時
における信号波形のレベル変化を示す図である。 1a……LSI、２−１〜２−10……入力ハイウェイ、３−
１〜３−10……入力バッファ、４……リファレンス電圧
VBBh用信号配線、Rh……抵抗、Ch……容量。FIG. 1 is a circuit diagram of an interface circuit according to an embodiment of the present invention. FIG. 2 is a diagram for explaining signals and configurations of an LSI.
FIG. 4 is a circuit diagram of a conventional input buffer, FIG. 4 is an equivalent circuit diagram of a transmission path in signal transmission between LSIs, and FIG. 5 is a diagram showing a level change of a signal waveform during transmission. 1a LSI, 2-1 to 2-10 Input highway, 3-
1-3-10: Input buffer, 4: Reference voltage
VBBh signal wiring, Rh …… Resistance, Ch …… Capacitance.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−68408（ＪＰ，Ａ) 特開 昭63−262913（ＪＰ，Ａ) 特開 昭62−35789（ＪＰ，Ａ) 特開 昭63−164691（ＪＰ，Ａ) 特開 昭64−42962（ＪＰ，Ａ) 特開 平２−20941（ＪＰ，Ａ) 特開 昭62−268222（ＪＰ，Ａ) 特開 昭60−68745（ＪＰ，Ａ) 特開 昭59−160316（ＪＰ，Ａ) 特公 昭61−51831（ＪＰ，Ｂ２) 特公 昭62−53967（ＪＰ，Ｂ２) ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-50-68408 (JP, A) JP-A-63-262913 (JP, A) JP-A-62-35789 (JP, A) 164691 (JP, A) JP-A-64-42962 (JP, A) JP-A-2-20941 (JP, A) JP-A-62-268222 (JP, A) JP-A-60-68745 (JP, A) JP-A-59-160316 (JP, A) JP-B-61-51831 (JP, B2) JP-B-62-53967 (JP, B2)
Claims (2)
ク信号の各信号が入力されるパラレルインタフェース回
路において、 前記入力信号中のクロック信号よりローパスフィルタを
用いてハイレベルとローレベルの中間電圧を識別電圧と
して得る手段と、 前記入力信号中のデータ信号及びフレーム信号のレベル
を前記識別電圧と比較して入力レベルを判定する手段と
を具備することを特徴とするインタフェース回路。1. A parallel interface circuit to which a plurality of data signals, frame signals, and clock signals are input, wherein a high-level and low-level intermediate voltage is identified from a clock signal in the input signal using a low-pass filter. An interface circuit comprising: means for obtaining a voltage; and means for comparing the levels of a data signal and a frame signal in the input signal with the identification voltage to determine an input level.
て、バイポーラのエミッタ結合ロジックの差動増幅器を
用い、 前記識別電圧を得る手段として、クロック信号の差動リ
ファレンス入力端子に抵抗結合を行い、グランドに対し
てキャパシタを挿入することを特徴とする請求項１記載
のインタフェース回路。2. A differential amplifier of a bipolar emitter-coupled logic is used as an input buffer circuit of each of the input signals. As means for obtaining the identification voltage, a resistor is coupled to a differential reference input terminal of a clock signal to ground. 2. The interface circuit according to claim 1, wherein a capacitor is inserted into the interface circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005532A JP2717173B2 (en) | 1989-01-12 | 1989-01-12 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005532A JP2717173B2 (en) | 1989-01-12 | 1989-01-12 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185110A JPH02185110A (en) | 1990-07-19 |
| JP2717173B2 true JP2717173B2 (en) | 1998-02-18 |
Family
ID=11613801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005532A Expired - Fee Related JP2717173B2 (en) | 1989-01-12 | 1989-01-12 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2717173B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3179330B2 (en) * | 1996-02-28 | 2001-06-25 | 日本電気株式会社 | Interface circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068408A (en) * | 1973-10-18 | 1975-06-07 | ||
| JPS6151831A (en) * | 1984-08-21 | 1986-03-14 | Toshiba Corp | Glass sealed diode device |
| JPS63262913A (en) * | 1987-04-20 | 1988-10-31 | Nec Corp | Code decision circuit |
-
1989
- 1989-01-12 JP JP1005532A patent/JP2717173B2/en not_active Expired - Fee Related
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|---|---|
| JPH02185110A (en) | 1990-07-19 |
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