JP2696825B2 - Integrated circuit - Google Patents
Integrated circuitInfo
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- JP2696825B2 JP2696825B2 JP62030728A JP3072887A JP2696825B2 JP 2696825 B2 JP2696825 B2 JP 2696825B2 JP 62030728 A JP62030728 A JP 62030728A JP 3072887 A JP3072887 A JP 3072887A JP 2696825 B2 JP2696825 B2 JP 2696825B2
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- clock
- flip
- flops
- supplied
- output
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に特定用途向けLSIに用いて好適な集
積回路に関する。
〔発明の概要〕
この発明は、階層化設定された集積回路において、各
機能ブロック間の信号を直列信号で転送することによ
り、配線領域を減少させると共に、動作試験を容易にす
るようにしたものである。
〔従来の技術〕
近年、集積回路の集積度が向上し、１チップ上に大規
模な回路を実現することが可能になった。そして、製品
の小型化や差異化をはかるために、特定用途向けLSI
（大規模集積回路）を開発していくことが進められてい
る。
このようなLSIは、集積度が高く、開発期間が短いこ
とが望まれる。また、動作試験が容易に行えることが望
ましい。このように、集積度が高く、大規模な集積回路
を設定していく手法に階層化設計がある。すなわち、階
層化設計では、１つのLSIを設計する場合に、１つのLSI
が複数の機能ブロックに分割され、各機能ブロック毎に
設計がなされる。そして、これらの機能ブロックの夫々
の間に配線が施され、所望の動作をなすLSIが実現され
る。
〔発明が解決しようとする問題点〕
階層化設計によりLSIを実現するようにした場合、各
機能ブロック間の信号を伝達するための信号線が施され
る配線領域が必要になる。例えば10キロゲート程度のLS
Iを実現する場合には、１つのLSI6〜７個の機能ブロッ
クに分割される。各機能ブロック間の入出力信号線が各
100本位とすると、このLSI上には、全部で500本〜1000
本もの配線が施されることになる。このように階層化設
計によりLSIを実現した場合には、各機能ブロック間に
結ばれる入出力信号線の数が多くなり、配線領域が増大
するという問題点が生じる。
つまり、第５図は、階層化設計により実現されたLSI
の一列を示すものである。このLSIは、６つの機能ブロ
ック101〜106に分割されて構成される。各機能ブロック
101〜106の間には、入出力信号線が施され、第５図にお
いて斜線ハッチングで示す領域が配線領域とされる。
第６図は、各機能ブロックの入出力部の構成の一部を
示すものである。ディジタル回路は、基本的に組合わせ
ゲート回路とフリップフロップから構成されている。一
方の機能部121において、組合わせゲート回路131〜133
の出力がＤフリップフロップ141〜143に夫々供給され
る。Ｄフリップフロップ141〜143には、システムクロッ
クSYSCKが供給される。
他方の機能ブロック122において、組合わせゲート回
路161〜163の出力がＤフリップフロップ171〜173に夫々
供給される。Ｄフリップフロップ171〜173には、システ
ムクロックSYSCKが供給される。
機能部121のＤフリップフロップ141〜143の出力は、
信号線151〜153を夫々介して伝えられ、機能ブロック12
2のＤフリップフロップ174〜176に夫々供給される。Ｄ
フリップフロップ174〜176には、システムクロックSYSC
Kが供給される。Ｄフリップフロップ174〜176の出力が
組合わせゲート回路164〜166に夫々供給される。
機能ブロック122のＤフリップフロップ171〜173の出
力は、信号線154〜156を夫々介して伝えられ、機能ブロ
ック121のＤフリップフロップ144〜146に夫々供給され
る。Ｄフリップフロップ144〜146には、システムクロッ
クSYSCKが供給される。Ｄフリップフロップ144〜146の
出力が組合わせゲート回路134〜136に夫々供給される。
このように、各機能ブロック毎の入出力信号を１ビッ
トづつ結ぶようにすると、入出力信号線がビット数分必
要になる。例えば、第６図に示すように、３ビットの信
号を入出力する場合には、信号線が６本必要になり、フ
リップフロップが各６個必要になる。
このように、従来のLSIでは、非常に配線領域が大き
くなる。したがってこの発明の目的は、各機能ブロック
間の配線領域を縮少することができる集積回路を提供す
ることにある。
LSIの規模が大きくなるに従って、その動作試験が難
しくなる。そこで、各機能ブロック毎に試験を行うこと
により、LSI全体の試験を行うようにしたブロックアイ
ソレーション法が提案されている。ところが、ブロック
アイソレーション法により試験を行わせるようにするた
めには、各機能ブロックの入出力信号を引き出す必要が
あり、そのため配線量が増大すると共に、多くの端子ピ
ンを導出させる必要が生じる。
したがってこの発明の他の目的は、配線量を増大させ
ずに容易に動作試験を行える集積回路を提供することに
ある。
〔問題点を解決するための手段〕
この発明は、１チップが複数の機能ブロックに分割さ
れてなる集積回路において、複数と機能ブロック内の並
列信号で夫々のブロック間に伝送される信号を、主クロ
ックより高速のクロックで直列信号に変換して各機能ブ
ロック間に主クロックに同期して伝送すると共に、各機
能ブロックの入出力部の直並列変換回路にラッチ回路を
設け、伝送される信号を主クロックに同期したタイミン
グで各機能ブロックの入出力部の直並列変換回路のラッ
チ回路に取り込めるようにしたことを特徴とする集積回
路である。
〔作用〕
１チップのLSIが例えば機能ブロック１〜６に分割さ
れて構成される。これらの機能ブロック１〜６では、例
えば３ビット分のパラレル出力信号をシリアル出力信号
に変換して出力すると共に、送られてきたシリアル入力
信号を３ビット分のパラレル入力信号に変換して取り込
むようにしている。このように、パラレル出力信号をシ
リアル出力信号に変換し、シリアル入力信号をパラレル
入力信号に変換する入出力部７は、２ポートフリップフ
ロップ21〜23及び41〜43とラッチ31〜33及び51〜53とか
ら構成されている。ラッチ31〜33及び51〜53が２ポート
フリップフロップ21〜23及び41〜43の出力端子に接続さ
れているので、２ポートフリップフロップ21〜23及び41
〜43に所望のデータが主クロックに同期したラッチクロ
ックとスキャンクロックとのタイミングでこれらのデー
タを機能ブロック１〜６内に取り込むことができる。
また、テストデータをシリアルデータで入出力でき
る。このため、ブロックアイソレーション法で試験を行
わせるようにした場合でも、配線量が大幅に増大しな
い。
〔実施例〕
以下、この発明の一実施例について図面を参照して説
明する。
第１図は、この発明が適用されたLSIの構成を示すも
のである。このLSIは、６つの機能ブロック１〜６に分
割されて構成される。これらの機能ブロック１〜６で
は、例えば３ビット分のパラレル出力信号をシリアル出
力信号に変換して出力すると共に、送られてきたシリア
ル入力信号を３ビット分のパラレル入力信号に変換して
取り込むようにしている。そして、各機能ブロック１〜
６には、そのための入出力部７が夫々設けられている。
この入出力部７により、例えば３ビット分の入出力信号
が１本の信号線により伝送される。このように、例えば
３ビット分の入出力信号が１本の信号線で伝送されるの
で、その分斜線ハッチングを示す配線領域８が縮少され
る。
第２図は、各機能ブロック間の例えば３ビット分の信
号を、１本の信号線で伝送するための入出力部の具体的
構成を示すものである。第２図において、機能ブロック
11には、その入出力部に２ポートフリップフロップ21〜
23、ラッチ31〜33が設けられ、機能ブロック12には、そ
の入出力部に２ポートフリップフロップ41〜43、ラッチ
51〜53が設けられる。２ポートフリップフロップ21〜23
及び41〜43は、２つの入力端子ND,Siと、２つのクロッ
ク入力端子NCK,SCKと、１つの出力端子Ｑとを有してい
る。そして、この２ポートフリップフロップ21〜23及び
41〜43は、クロック入力端子NCKにクロックが供給され
ると、入力端子NDに供給されるデータに対するＤフリッ
プフロップとして動作し、クロック入力端子SCKにクロ
ックが供給されると、入力端子Siに供給されるデータに
対するフリップフロップとして動作する。このような２
ポートフリップフロップ21〜23及び41〜43としては、例
えば特願昭61−58931号明細書に示されているものを用
いることができる。
このLSIでは、第３図Ａに示すマスタークロックMCKか
ら、第３図Ｂに示すシステムクロックSYSCKが形成され
ている。この発明が適用されたLSIでは、このシステム
クロックSYSCK他に、マスタークロックMCKから第３図Ｃ
に示すラッチクロックLCK及び第３図Ｄに示すスキャン
クロックSCACKが形成されている。システムクロックSYS
CKは、マスタークロックMCKの1/4の周期のものである。
第２図において一方の機能ブロック11では、組合わせ
ゲート回路61〜63の出力が２ポートフリップフロップ21
〜23のデータ入力端子NDに夫々供給される。２ポートフ
リップフロップ21〜23のクロック入力端子NCKには、第
３図Ｃに示すラッチクロックLCKが供給される。このラ
ッチクロックLCKの立上がりで、組合わせゲート回路61
〜63の出力が２ポートフリップフロップ21〜23に夫々取
り込まれる。
２ポートフリップフロップ21出力がラッチ31に供給さ
れると共に、２ポートフリップフロップ22のデータ入力
端子Siに供給される。２ポートフリップフロップ22の出
力がラッチ32に供給されると共に、２ポートフリップフ
ロップ23のデータ入力端子Siに供給される。２ポートフ
リップフロップ23の出力がラッチ33に供給されると共
に、２ポートフリップフロップ23の出力が信号線81を介
して機能ブロック12の２ポートフリップフロップ41のデ
ータ入力端子Siに供給される。２ポートフリップフロッ
プ21〜23のクロック入力端子SCKには、スキャンクロッ
クSCACKが供給される。
ラッチ31〜33のラッチパルス入力端子Ｅには、第３図
Ｃに示すラッチクロックLCKが供給される。２ポートフ
リップフロップ21〜23の出力は、このラッチクロックLC
Kがローレベルの間にラッチ31〜33に夫々取り込まれ、
ラッチクロックLCKがハイレベルの間、ラッチ31〜33に
データが保持される。ラッチ31〜33の出力が組合わせゲ
ート回路64〜66に夫々供給される。
他方の機能ブロック12では、組合わせゲート回路71〜
73の出力が２ポートフリップフロップ41〜43のデータ入
力端子NDに夫々供給される。２ポートフリップフロップ
41〜43のクロック入力端子NCKには、第３図Ｃに示すラ
ッチクロックLCKが供給される。このラッチクロックLCK
の立上がりで、組合わせゲート回路71〜73の出力が２ポ
ートフリップフロップ41〜43に夫々取り込まれる。
２ポートフリップフロップ41の出力がラッチ51に供給
されると共に、２ポートフリップフロップ42のデータ入
力端子Siに供給される。２ポートフリップフロップ42の
出力がラッチ52に供給されると共に、２ポートフリップ
フロップ43のデータ入力端子Siに供給される。２ポート
フリップフロップ43の出力がラッチ53に供給されると共
に、２ポートフリップフロップ43の出力が信号線82を介
して機能ブロック11の２ポートフリップフロップ21のデ
ータ入力端子Siに供給される。２ポートフリップフロッ
プ41〜43のクロック入力端子SCKには、スキャンクロッ
クSCACKが供給される。
ラッチ51〜53のラッチパルス入端子力Ｅには、第３図
Ｃに示すラッチクロックLCKが供給される。２ポートフ
リップフロップ51〜53の出力は、このラッチクロックLC
Kがローレベルの間にラッチ51〜53に夫々取り込まれ、
ラッチクロックLCKがハイレベルの間、ラッチ51〜53に
データが保持される。ラッチ51〜53の出力が組合わせゲ
ート回路74〜76に夫々供給される。
この入出力部の動作について説明する。
第３図において、組合わせゲート回路61〜63及び71〜
73から第３図Ｅ〜第３図Ｇ及び第３図Ｈ〜第３図Ｊに示
すようにデータa1,b1,c1及びd1,e1,f1が出力されている
とする。２ポートフリップフロップ21〜23及び41〜43の
データ入力端子NDでは、組合わせゲート回路61〜63及び
71〜73の出力が供給され、２ポートフリップフロップ21
〜23及び41〜43のクロック入力端子NCKには、ラッチク
ロックLCK（第３図Ｃ）が供給されている。このため、
ラッチクロックLCKの立上がる時点t1で、２ポートフリ
ップフロップ21〜23及び41〜43に組合わせゲート回路61
〜63及び71〜73の出力が取り込まれる。
２ポートフリップフロップ22及び23のデータ入力端子
Siには２ポートフリップフロップ21及び22の出力が夫々
供給されている。２ポートフリップフロップ42及び43の
データ入力端子Siには２ポートフリップフロップ41及び
42の出力が夫々供給されている。２ポートフリップフロ
ップ21のデータ入力端子Siには２ポートフリップフロッ
プ43の出力が供給されている。２ポートフリップフロッ
プ41のデータ入力端子Siには２ポートフリップフロップ
23の出力が供給されている。そして２ポートフリップフ
ロップ21〜23及び41〜43のクロック入力端子SCKには、
スキャンクロックSCACKが供給されている。このため、
スキャンクロックSCACKが立上がる時点t2,t3,t4で２ポ
ートフリップフロップ21〜23及び41〜43のデータが第３
図Ｋ〜第３図Ｍ及び第３図Ｎ〜第３図Ｐに示すように転
送される。すなわち、時点t2,t3,t4では２ポートフリッ
プフロップ21の出力が２ポートフリップフロップ21,23
を介して２ポートフリップフロップ41に転送され、２ポ
ートフリップフロップ22の出力が２ポートフリップフロ
ップ23,41を介して２ポートフリップフロップ42に転送
され、２ポートフリップフロップ23の出力が２ポートフ
リップフロップ41,42を介して２ポートフリップフロッ
プ43に転送される。また、２ポートフリップフロップ41
の出力が２ポートフリップフロップ42,43を介して２ポ
ートフリップフロップ21に転送され、２ポートフリップ
フロップ42の出力が２ポートフリップフロップ43,21を
介して２ポートフリップフロップ22に転送され、２ポー
トフリップフロップ43の出力が２ポートフリップフロッ
プ21,22を介して２ポートフリップフロップ23に転送さ
れる。したがって、時点t1で機能ブロック11の組合わせ
ゲート回路61〜63から出力されていたデータ（第３図Ｅ
〜第３図Ｇ）が時点t4で機能ブロック12の２ポートフリ
ップフロップ41〜43に夫々取り込まれ、時点t1で機能ブ
ロック12の組合わせゲート回路71〜73から出力されてい
たデータ（第３図Ｈ〜第３図Ｊ）が時点t4で機能ブロッ
ク11の２ポートフリップフロップ21〜23に夫々取り込ま
れることになる。なお、この間では、ラッチクロックLC
Kがハイレベルとされているので、ラッチ31〜33及び51
〜53の出力は変化しない。
時点t5でラッチクロックLCKがローレベルになると、
２ポートフリップフロップ21〜23及び41〜43の出力がラ
ッチ31〜33及び51〜53を夫々介して組合わせゲート回路
64〜66及び74〜76に供給される。ラッチクロックLCKが
ハイレベルの間、このゲートは保持される。したがっ
て、組合わせゲート回路64〜66には、第３図Ｑ〜第３図
Ｓに示すように入力データが与えられ、組合わせゲート
回路74〜76には、第３図Ｔ〜第３図Ｖに示すように入力
データが与えられる。第３図Ｑ〜第３図Ｖから明らかな
ように、機能ブロック11の組合わせゲート回路61〜63の
出力（第３図Ｅ〜第３図Ｇ）が機能ブロック12の組合わ
せゲート回路74〜76（第３図Ｔ〜第３図Ｖ）に供給さ
れ、機能ブロック12の組合わせゲート回路71〜73の出力
（第３図Ｈ〜第３図Ｊ）が機能ブロック11の組合わせゲ
ート回路64〜66（第３図Ｑ〜第３図Ｓ）に供給される。
このように、各機能ブロック間のデータをシリアル信
号で入出力させるようにすることにより、配線領域が縮
少される。また、これと共に、ブロックアイソレーショ
ン法により試験を行わせるようにした場合でも、配線量
が大幅に増加しない。
つまり、例えば第４図に示すように、機能ブロック11
の動作試験を行うために、マルチプレクサ91が設けられ
る。マルチプレクサ91には、信号線82を介された機能ブ
ロック12の２ポートフリップフロップ43の出力と、信号
線92を介されたテストデータTDTとが供給される。この
場合、例えば３ビット分のテストデータを１本の信号線
92で伝送することができる。マルチプレクサ91には、モ
ード設定信号TESTが与えられる。テストモードでは、信
号線92を介してテストデータTDTが与えられる。そし
て、２ポートフリップフロップ21〜23のクロック入力端
子SCKにクロックを供給すると、このテストデータTDTが
２ポートフリップフロップ21〜23に転送される。２ポー
トフリップフロップ21〜23にテストデータTDTが設定さ
れた後、ラッチ31〜33を開くと、２ポートフリップフロ
ップ21〜23に取り込まれていたテストデータTDTが組合
わせゲート回路64〜66に供給される。このように、例え
ば３ビット分のテストデータを１本の信号線92で伝達で
きる。このため、ブロックアイソレーション法で動作試
験を行う場合でも、信号線の数が増大しない。
〔発明の効果〕
この発明に依れば、各機能ブロックの間の例えば３ビ
ット分の信号が１本の信号線を介してシリアルで転送さ
れる。これにより、LSI上の配線領域が例えば1/3に縮少
される。また、この発明に依れば、例えば３ビット分の
テストデータを１本の信号線で機能ブロックに入出力さ
せることができる。このため、ブロックアイソレーショ
ン法により試験を行わせるようにした場合でも、配線量
が大幅に増大しない。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit particularly suitable for an application-specific LSI. [Summary of the Invention] The present invention is intended to reduce the wiring area and facilitate the operation test by transferring serial signals between functional blocks in a hierarchically set integrated circuit. It is. [Related Art] In recent years, the degree of integration of integrated circuits has been improved, and large-scale circuits can be realized on one chip. In order to reduce the size and differentiation of products, LSIs for specific applications
(Large-scale integrated circuits) are being developed. It is desired that such an LSI has a high integration degree and a short development period. It is desirable that the operation test can be easily performed. As described above, there is a hierarchical design as a technique for setting a large-scale integrated circuit with a high degree of integration. That is, in the hierarchical design, when designing one LSI, one LSI
Is divided into a plurality of functional blocks, and a design is made for each functional block. Then, wiring is provided between each of these functional blocks, and an LSI performing a desired operation is realized. [Problems to be Solved by the Invention] When an LSI is realized by a hierarchical design, a wiring area for a signal line for transmitting a signal between functional blocks is required. For example, LS of about 10 kilogate
When implementing I, the LSI is divided into six to seven functional blocks. I / O signal lines between each function block
Assuming about 100 lines, this LSI has a total of 500 to 1000 lines.
The actual wiring will be provided. When the LSI is realized by the hierarchical design as described above, there is a problem that the number of input / output signal lines connected between the functional blocks increases, and the wiring area increases. In other words, FIG. 5 shows an LSI realized by hierarchical design.
FIG. This LSI is configured by being divided into six functional blocks 101 to 106. Each function block
Input / output signal lines are provided between 101 and 106, and a region indicated by hatching in FIG. 5 is a wiring region. FIG. 6 shows a part of the configuration of the input / output unit of each functional block. A digital circuit basically includes a combination gate circuit and a flip-flop. In one functional unit 121, combination gate circuits 131 to 133
Are supplied to D flip-flops 141 to 143, respectively. The D flip-flops 141 to 143 are supplied with a system clock SYSCK. In the other functional block 122, outputs of the combination gate circuits 161 to 163 are supplied to D flip-flops 171 to 173, respectively. The D flip-flops 171 to 173 are supplied with a system clock SYSCK. The outputs of the D flip-flops 141 to 143 of the function unit 121 are
The signal is transmitted via signal lines 151 to 153, respectively.
2 D flip-flops 174 to 176, respectively. D
The flip-flops 174 to 176 have the system clock SYSC
K is supplied. Outputs of the D flip-flops 174 to 176 are supplied to combinational gate circuits 164 to 166, respectively. Outputs of the D flip-flops 171 to 173 of the function block 122 are transmitted through signal lines 154 to 156, respectively, and supplied to D flip-flops 144 to 146 of the function block 121, respectively. The D flip-flops 144 to 146 are supplied with a system clock SYSCK. Outputs of the D flip-flops 144 to 146 are supplied to combination gate circuits 134 to 136, respectively. As described above, if the input / output signals of each functional block are connected one bit at a time, input / output signal lines are required for the number of bits. For example, as shown in FIG. 6, when inputting / outputting a 3-bit signal, six signal lines are required, and six flip-flops are required. As described above, in the conventional LSI, the wiring area becomes very large. Therefore, an object of the present invention is to provide an integrated circuit that can reduce a wiring area between each functional block. As the size of an LSI increases, its operation test becomes more difficult. Therefore, a block isolation method has been proposed in which a test is performed for each functional block to test the entire LSI. However, in order to perform the test by the block isolation method, it is necessary to extract input / output signals of each functional block, so that the amount of wiring increases and it is necessary to derive many terminal pins. Therefore, another object of the present invention is to provide an integrated circuit that can easily perform an operation test without increasing the amount of wiring. [Means for Solving the Problems] The present invention relates to an integrated circuit in which one chip is divided into a plurality of functional blocks, a signal transmitted between each block by a plurality of parallel signals in the functional block, A signal that is converted into a serial signal with a clock faster than the main clock and transmitted between the functional blocks in synchronization with the main clock, and a latch circuit is provided in the serial-parallel conversion circuit of the input / output unit of each functional block to transmit the signal Is integrated into a latch circuit of a serial-parallel conversion circuit of an input / output unit of each functional block at a timing synchronized with a main clock. [Operation] A one-chip LSI is divided into, for example, functional blocks 1 to 6. In these functional blocks 1 to 6, for example, a 3-bit parallel output signal is converted into a serial output signal and output, and the transmitted serial input signal is converted into a 3-bit parallel input signal and captured. I have to. As described above, the input / output unit 7 that converts a parallel output signal into a serial output signal and converts a serial input signal into a parallel input signal includes the two-port flip-flops 21 to 23 and 41 to 43 and the latches 31 to 33 and 51 to 43. 53. Since the latches 31 to 33 and 51 to 53 are connected to the output terminals of the two-port flip-flops 21 to 23 and 41 to 43, the two-port flip-flops 21 to 23 and 41
The data can be taken into the functional blocks 1 to 6 at timings of the latch clock and the scan clock in which desired data are synchronized with the main clock. Also, test data can be input / output as serial data. For this reason, even when the test is performed by the block isolation method, the amount of wiring does not increase significantly. Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a configuration of an LSI to which the present invention is applied. This LSI is configured by being divided into six functional blocks 1 to 6. In these functional blocks 1 to 6, for example, a 3-bit parallel output signal is converted into a serial output signal and output, and the transmitted serial input signal is converted into a 3-bit parallel input signal and captured. I have to. And each functional block 1
The input / output unit 7 is provided for each of them.
The input / output unit 7 transmits, for example, input / output signals for three bits through one signal line. In this manner, for example, three bits of input / output signals are transmitted by one signal line, and accordingly, the wiring area 8 indicated by oblique hatching is reduced. FIG. 2 shows a specific configuration of an input / output unit for transmitting a signal of, for example, 3 bits between each functional block through one signal line. In FIG. 2, functional blocks
11 has two-port flip-flops 21-
23, latches 31 to 33 are provided, and the functional block 12 has two-port flip-flops 41 to 43,
51 to 53 are provided. 2-port flip-flops 21 to 23
And 41 to 43 have two input terminals ND, Si, two clock input terminals NCK, SCK, and one output terminal Q. The two-port flip-flops 21 to 23 and
41 to 43 operate as D flip-flops for the data supplied to the input terminal ND when the clock is supplied to the clock input terminal NCK, and are supplied to the input terminal Si when the clock is supplied to the clock input terminal SCK. It operates as a flip-flop for the data to be output. Such 2
As the port flip-flops 21 to 23 and 41 to 43, for example, those disclosed in Japanese Patent Application No. 61-58931 can be used. In this LSI, a system clock SYSCK shown in FIG. 3B is formed from a master clock MCK shown in FIG. 3A. In the LSI to which the present invention is applied, in addition to the system clock SYSCK, a master clock MCK is used as shown in FIG.
And the scan clock SCACK shown in FIG. 3D are formed. System clock SYS
CK has a cycle of 1/4 of the master clock MCK. In FIG. 2, in one functional block 11, the outputs of the combinational gate circuits 61 to 63 are two-port flip-flops 21.
To 23 data input terminals ND. The latch clock LCK shown in FIG. 3C is supplied to the clock input terminals NCK of the two-port flip-flops 21 to 23. At the rise of the latch clock LCK, the combination gate circuit 61
To 63 are taken into two-port flip-flops 21 to 23, respectively. The output of the 2-port flip-flop 21 is supplied to the latch 31 and also to the data input terminal Si of the 2-port flip-flop 22. The output of the two-port flip-flop 22 is supplied to the latch 32 and also to the data input terminal Si of the two-port flip-flop 23. The output of the 2-port flip-flop 23 is supplied to the latch 33, and the output of the 2-port flip-flop 23 is supplied to the data input terminal Si of the 2-port flip-flop 41 of the functional block 12 via the signal line 81. The scan clock SCACK is supplied to the clock input terminals SCK of the two-port flip-flops 21 to 23. The latch clock LCK shown in FIG. 3C is supplied to the latch pulse input terminals E of the latches 31 to 33. The output of the two-port flip-flops 21 to 23 is the latch clock LC
While K is at the low level, each of the latches 31-33 is taken in,
While the latch clock LCK is at the high level, data is held in the latches 31 to 33. Outputs of the latches 31 to 33 are supplied to combination gate circuits 64 to 66, respectively. In the other functional block 12, the combination gate circuits 71 to
The output of 73 is supplied to the data input terminals ND of the two-port flip-flops 41 to 43, respectively. 2-port flip-flop
The latch clock LCK shown in FIG. 3C is supplied to the clock input terminals NCK 41 to 43. This latch clock LCK
, The outputs of the combination gate circuits 71 to 73 are taken into the two-port flip-flops 41 to 43, respectively. The output of the two-port flip-flop 41 is supplied to the latch 51 and also to the data input terminal Si of the two-port flip-flop 42. The output of the two-port flip-flop 42 is supplied to the latch 52 and also to the data input terminal Si of the two-port flip-flop 43. The output of the 2-port flip-flop 43 is supplied to the latch 53, and the output of the 2-port flip-flop 43 is supplied to the data input terminal Si of the 2-port flip-flop 21 of the functional block 11 via the signal line 82. The scan clock SCACK is supplied to the clock input terminals SCK of the two-port flip-flops 41 to 43. The latch clock LCK shown in FIG. 3C is supplied to the latch pulse input terminal forces E of the latches 51 to 53. The outputs of the 2-port flip-flops 51 to 53 are connected to the latch clock LC
While K is at the low level, each of the latches 51-53 is taken in,
While the latch clock LCK is at the high level, the data is held in the latches 51 to 53. Outputs of the latches 51 to 53 are supplied to combination gate circuits 74 to 76, respectively. The operation of the input / output unit will be described. In FIG. 3, combination gate circuits 61-63 and 71-
And 73 from FIG. 3 E~ Figure 3 G, and the third data a 1, as shown in FIG H~ Figure 3 J, b 1, c 1 and d 1, e 1, f 1 is outputted . At the data input terminals ND of the two-port flip-flops 21 to 23 and 41 to 43, combination gate circuits 61 to 63 and
The outputs of 71 to 73 are supplied and the 2-port flip-flop 21
23 to 41 to 43 are supplied with a latch clock LCK (FIG. 3C). For this reason,
In time t 1 rises with the latch clock LCK, 2-port gate circuit combining the flip-flops 21 to 23 and 41 to 43 61
-63 and 71-73 are captured. Data input terminals of 2-port flip-flops 22 and 23
The outputs of the two-port flip-flops 21 and 22 are supplied to Si, respectively. The data input terminals Si of the two-port flip-flops 42 and 43 are connected to the two-port flip-flops 41 and
42 outputs are provided each. The output of the two-port flip-flop 43 is supplied to the data input terminal Si of the two-port flip-flop 21. A 2-port flip-flop is connected to the data input terminal Si of the 2-port flip-flop 41
23 outputs are provided. The clock input terminals SCK of the 2-port flip-flops 21 to 23 and 41 to 43 are
The scan clock SCACK is supplied. For this reason,
At the time points t 2 , t 3 , and t 4 at which the scan clock SCACK rises, the data of the two-port flip-flops 21 to 23 and 41 to 43 becomes the third data.
The transfer is performed as shown in FIGS. K to 3M and FIGS. 3N to 3P. That is, at times t 2 , t 3 , and t 4 , the output of the 2-port flip-flop 21 is changed to the 2-port flip-flop 21, 23.
, The output of the 2-port flip-flop 22 is transferred to the 2-port flip-flop 42 via the 2-port flip-flops 23 and 41, and the output of the 2-port flip-flop 23 is The data is transferred to the 2-port flip-flop 43 via the flip-flops 41 and 42. In addition, 2-port flip-flop 41
Is transferred to the 2-port flip-flop 21 via the 2-port flip-flops 42 and 43, and the output of the 2-port flip-flop 42 is transferred to the 2-port flip-flop 22 via the 2-port flip-flops 43 and 21. The output of the port flip-flop 43 is transferred to the two-port flip-flop 23 via the two-port flip-flops 21 and 22. Therefore, data that has been output from the combination gate circuits 61 to 63 of the functional block 11 at time t 1 (Fig. 3 E
~ Figure 3 G) is respectively taken into the two-port flip-flops 41 to 43 of the functional block 12 at time t 4, the data which has been outputted from the combination gate circuits 71 to 73 of the functional block 12 at time t 1 (second 3 FIG H~ Figure 3 J) is to be respectively incorporated into the two-port flip-flops 21 to 23 of the functional block 11 at time t 4. During this time, the latch clock LC
Since K is at high level, latches 31-33 and 51
The output of ~ 53 does not change. When the latch clock LCK becomes a low level at time t 5,
Combination gate circuit with outputs of two-port flip-flops 21 to 23 and 41 to 43 via latches 31 to 33 and 51 to 53, respectively
64-66 and 74-76. This gate is held while the latch clock LCK is at the high level. Therefore, input data is applied to combination gate circuits 64 to 66 as shown in FIGS. 3Q to 3S, and combination gate circuits 74 to 76 are supplied to combination gate circuits 74 to 76 in FIGS. The input data is provided as shown in FIG. As is apparent from FIGS. 3Q to 3V, the outputs (FIGS. 3E to 3G) of the combination gate circuits 61 to 63 of the function block 11 correspond to the combination gate circuits 74 to 76 (FIGS. 3T to 3V), and outputs (FIGS. 3H to 3J) of the combination gate circuits 71 to 73 of the function block 12 are combined with the combination gate circuit 64 of the function block 11. To 66 (FIGS. 3Q to 3S). As described above, by allowing data between the respective functional blocks to be input / output by the serial signal, the wiring area is reduced. In addition, even when the test is performed by the block isolation method, the amount of wiring does not increase significantly. That is, for example, as shown in FIG.
A multiplexer 91 is provided to perform the operation test of the above. The output of the 2-port flip-flop 43 of the functional block 12 via the signal line 82 and the test data TDT via the signal line 92 are supplied to the multiplexer 91. In this case, for example, test data for 3 bits is transferred to one signal line.
Can be transmitted at 92. The multiplexer 91 is supplied with a mode setting signal TEST. In the test mode, test data TDT is provided via the signal line 92. When a clock is supplied to the clock input terminals SCK of the two-port flip-flops 21 to 23, the test data TDT is transferred to the two-port flip-flops 21 to 23. After the test data TDT is set in the two-port flip-flops 21 to 23, when the latches 31 to 33 are opened, the test data TDT captured in the two-port flip-flops 21 to 23 is supplied to the combination gate circuits 64 to 66. Is done. Thus, for example, test data for three bits can be transmitted through one signal line 92. Therefore, even when the operation test is performed by the block isolation method, the number of signal lines does not increase. [Effects of the Invention] According to the present invention, for example, a signal of three bits between each functional block is serially transferred via one signal line. As a result, the wiring area on the LSI is reduced to, for example, 1/3. Further, according to the present invention, for example, test data for three bits can be input / output to / from the functional block through one signal line. Therefore, even when the test is performed by the block isolation method, the amount of wiring does not increase significantly.
【図面の簡単な説明】
第１図はこの発明が適用されたLSIの一例を示す平面
図、第２図はこの発明の一実施例の説明に用いるブロッ
ク図、第３図はこの発明の一実施例の説明に用いるタイ
ミングチャート、第４図はこの発明の他の実施例の説明
に用いるブロック図、第５図は従来のLSIの一例を示す
平面図、第６図は従来のLSIの説明に用いるブロック図
である。
図面における主要な符号の説明
１〜6:機能ブロック、7:入出力部、8:配線領域、21〜2
3,41〜43:2ポートフリップフロップ、31〜33,51〜53:ラ
ッチ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view showing an example of an LSI to which the present invention is applied, FIG. 2 is a block diagram used for explaining one embodiment of the present invention, and FIG. FIG. 4 is a block diagram used to describe another embodiment of the present invention, FIG. 5 is a plan view showing an example of a conventional LSI, and FIG. 6 is a description of a conventional LSI. FIG. Description of main reference numerals in the drawings 1 to 6: functional block, 7: input / output unit, 8: wiring area, 21 to 2
3,41-43: 2-port flip-flop, 31-33, 51-53: Latch.
Claims (1)
ック発生手段と、 上記機能ブロック内で演算処理した並列信号を取り出す
ラッチ回路と、 上記ラッチ回路からの出力並列信号を直列信号に変換す
る並列−直列変換回路と、 上記基準クロックに同期すると共に、該クロックより高
速のクロックを発生し、上記並列−直列変換回路に供給
する第２のクロック発生手段と、 上記機能ブロック間で上記直列信号を伝送する伝送路と
を備え、 少なくとも上記２つの機能ブロック間を上記第２のクロ
ック発生手段のクロック信号で直列変換された上記直列
信号を伝送することを特徴とする集積回路。(57) [Claims] An integrated circuit having a plurality of functional blocks, a first clock generating means for supplying a reference clock to the functional blocks, a latch circuit for extracting parallel signals processed in the functional blocks, and an output parallel from the latch circuits A parallel-serial conversion circuit for converting a signal into a serial signal; a second clock generation means synchronized with the reference clock, generating a clock faster than the clock, and supplying the clock to the parallel-serial conversion circuit; A transmission path for transmitting the serial signal between the functional blocks, wherein the serial signal that has been serial-converted by the clock signal of the second clock generating means is transmitted between at least the two functional blocks. Integrated circuit.
Priority Applications (1)
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| JP62030728A JP2696825B2 (en) | 1987-02-13 | 1987-02-13 | Integrated circuit |
Applications Claiming Priority (1)
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| JP62030728A JP2696825B2 (en) | 1987-02-13 | 1987-02-13 | Integrated circuit |
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Family Applications (1)
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Families Citing this family (2)
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1987
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Also Published As
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| JPS63198366A (en) | 1988-08-17 |
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