JP2687986B2 - Display device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、表示データ格納用メモ
リ（ＶＲＡＭ）と、フレームメモリとを備え、ＣＰＵか
ら出力される表示データをＬＣＤ（液晶表示回路）その
他の表示手段に適した形式の表示用出力データに変換し
て表示処理を行う表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention comprises a display data storage memory (VRAM) and a frame memory, and displays data output from a CPU in a format suitable for an LCD (liquid crystal display circuit) or other display means. The present invention relates to a display device which converts display output data and performs display processing.
【０００２】[0002]
【従来の技術】図７は、従来の表示装置の構成例を示す
ブロック図である。図において、ＣＰＵ５１は、ＶＲＡ
Ｍ制御回路５２を介してＶＲＡＭ５３にＣＲＴ表示形式
の表示データを書き込む。表示制御回路５４は、ＶＲＡ
Ｍ制御回路５２を介してＶＲＡＭ５３から表示データを
読み出し、ＬＣＤデータ生成回路５５に渡す。ＬＣＤデ
ータ生成回路５５は、ＶＲＡＭ５３から読み出された表
示データをフレームメモリ５６に書き込み、続いてＬＣ
Ｄ表示に適した形式で読み出すことによって表示用出力
データを生成し、ＬＣＤ５７に出力する。2. Description of the Related Art FIG. 7 is a block diagram showing a configuration example of a conventional display device. In the figure, the CPU 51 uses VRA
The display data in the CRT display format is written in the VRAM 53 via the M control circuit 52. The display control circuit 54 uses the VRA
The display data is read from the VRAM 53 via the M control circuit 52 and passed to the LCD data generation circuit 55. The LCD data generation circuit 55 writes the display data read from the VRAM 53 into the frame memory 56, and then the LC data generation circuit 55.
The display output data is generated by reading in a format suitable for D display, and is output to the LCD 57.
【０００３】ここで、従来の表示装置におけるデータの
流れを図８に示し、各部の動作例を図９に示す。図にお
いて、ＣＰＵ５１のタイミングでＶＲＡＭ５３に書き込
まれた表示データは、ＣＲＴ用垂直同期信号ＶＳＹＮＣ
に同期してＶＲＡＭ５３から読み出され、ＬＣＤデータ
生成回路５５はその表示データをフレームメモリ５６に
書き込み、さらにＬＣＤ表示に適した形式で読み出して
ＬＣＤ５７へ出力する。なお、フレーム周波数が70Ｈz
の場合には１秒間に70回の割合で、ＶＲＡＭ５３および
フレームメモリ５６に対する書き込みおよび読み出しが
行われる。FIG. 8 shows a data flow in the conventional display device, and FIG. 9 shows an operation example of each section. In the figure, the display data written in the VRAM 53 at the timing of the CPU 51 is the CRT vertical sync signal VSYNC.
The data is read from the VRAM 53 in synchronism with the above, the LCD data generation circuit 55 writes the display data in the frame memory 56, further reads it in a format suitable for LCD display, and outputs it to the LCD 57. The frame frequency is 70Hz
In this case, writing and reading are performed to the VRAM 53 and the frame memory 56 at a rate of 70 times per second.
【０００４】[0004]
【発明が解決しようとする課題】このように、フレーム
メモリを用いた表示装置では、表示データの更新に対応
するために、フレーム（ＬＣＤ５７の１画面の走査）ご
とにフレームメモリ５６への書き込みおよび読み出しを
行っている。すなわち、図９に示すように、帰線期間を
除いて、ＶＲＡＭ５３からの読み出し、フレームメモリ
５６への書き込み、さらにフレームメモリ５６からの読
み出しが常時行われている。As described above, in the display device using the frame memory, in order to correspond to the update of the display data, writing to the frame memory 56 for each frame (scanning of one screen of the LCD 57) and It is reading. That is, as shown in FIG. 9, reading from the VRAM 53, writing to the frame memory 56, and reading from the frame memory 56 are always performed except for the blanking period.
【０００５】一方、バッテリ駆動装置では消費電力の低
減が要求されており、表示装置においてもその要求が高
まっているが、上述したように各メモリへのアクセスが
常時発生する従来装置ではその実現が困難であった。On the other hand, battery-operated devices are required to reduce power consumption, and display devices are also required to have such demands. However, as described above, conventional devices that constantly access each memory can achieve this. It was difficult.
【０００６】本発明は、フレームメモリを用いた表示装
置において、消費電力の低減を図ることができる表示装
置を提供することを目的とする。An object of the present invention is to provide a display device using a frame memory, which can reduce power consumption.
【０００７】[0007]
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。図において、請求項１に係
る発明は、入力される表示データを格納する表示データ
格納用メモリ１１と、フレームごとの表示用出力データ
の生成に用いられるフレームメモリ１２と、前記表示デ
ータ格納用メモリ１１に表示データを書き込み、前記表
示データ格納用メモリから表示データを読み出し、前記
フレームメモリ１１に表示データを書き込み、さらに前
記フレームメモリ１２の表示データを読み出して所定の
形式の表示用出力データを生成する表示制御手段１３
と、前記表示制御手段１３で生成された表示用出力デー
タを表示する表示手段１４と、前記表示制御手段１３
に、前記表示データ格納用メモリ１１からの読み出し動
作および前記フレームメモリへの書き込み動作を所定の
周期で間引く間引き制御手段１５と、を備えた表示装置
において、前記間引き制御手段１５には、カウンタを具
備し、該カウンタに与える初期値に応じて間引き回数を
設定することを特徴とする。次に請求項２に係る発明
は、入力される表示データを格納する表示データ格納用
メモリと、フレームごとの表示用出力データの生成に用
いられるフレームメモリと、前記表示データ格納用メモ
リに表示データを書き込み、前記表示データ格納用メモ
リから表示データを読み出し、前記フレームメモリに表
示データを書き込み、さらに前記フレームメモリの表示
データを読み出して所定の形式の表示用出力データを生
成する表示制御手段と、前記表示制御手段で生成された
表示用出力データを表示する表示装置と、前記表示制御
手段に、前記表示データ格納用メモリからの読み出し動
作および前記フレームメモリへの書き込み動作を所定の
周期で間引く間引き制御手段と、を備えた表示装置にお
いて、前記間引き制御手段には、表示装置のカーソルキ
ーの押下操作を検出する操作検出手段と、該検出手段の
出力を受けた間は前記間引き処理を解除する間引き処理
解除手段とを具備することを特徴とする。 FIG. 1 is a block diagram showing the principle configuration of the present invention. In the figure, according to claim 1 .
According to another aspect of the invention, a display data storage memory 11 that stores input display data, a frame memory 12 that is used to generate display output data for each frame, and display data is written in the display data storage memory 11. Display control means 13 for reading display data from the display data storage memory, writing display data to the frame memory 11, and further reading display data from the frame memory 12 to generate display output data in a predetermined format.
A display unit 14 for displaying the display output data generated by the display control unit 13 ; and the display control unit 13
Further, in the display device including the thinning-out control means 15 for thinning out the read operation from the display data storage memory 11 and the write operation to the frame memory in a predetermined cycle, the thinning control means 15 has a counter. Ingredient
The number of decimation is set according to the initial value given to the counter.
It is characterized by setting. Next, the invention according to claim 2 is for display data storage for storing input display data.
Used to generate memory and display output data for each frame
Frame memory that can be used and a memo for storing the display data
Write the display data to the memory and store the display data.
Display data from the memory and display it in the frame memory.
Display data, and display the frame memory
Read the data and generate the output data for display in the specified format.
And a display control unit that is generated by the display control unit.
Display device for displaying output data for display and display control
Means for reading from the display data storage memory.
Operation and write operation to the frame memory
In a display device equipped with thinning control means for thinning in a cycle.
The thinning control means includes a cursor key of a display device.
Operation detecting means for detecting the pressing operation of the button, and the detecting means of the detecting means.
Decimation processing to cancel the decimation processing while receiving output
And a releasing means.
【０００８】[0008]
【作用】本発明は、フレームごとに行われていた表示デ
ータ格納用メモリ１１からの表示データの読み出し、お
よびフレームメモリ１２への書き込みを複数フレームで
１回行うようにすることができる。なお、表示データ格
納用メモリ１１に対する表示データの書き込みは常時行
い、表示データを出力する側の処理の変更を不要とす
る。また、フレームメモリ１２から表示手段１４への表
示用出力データの読み出しも常時行い、表示手段１４の
表示動作を保証する。According to the present invention, display data can be read from the display data storage memory 11 and written to the frame memory 12 once for a plurality of frames, which has been performed for each frame. Note that the display data is always written in the display data storage memory 11, and there is no need to change the processing on the side that outputs the display data. Further, the output data for display from the frame memory 12 to the display means 14 is always read out to guarantee the display operation of the display means 14.
【０００９】このように、本発明は、他の制御への影響
を与えずに表示データ格納用メモリ１１からフレームメ
モリ１２への転送頻度のみを低下させることができ、そ
の分だけメモリ活性化時間が低下し、消費電力を削減す
ることができる。なお、表示データ格納用メモリ１１か
らフレームメモリ１２への転送頻度の低下により、表示
データが所定の周期で間引かれ、同一の表示用出力デー
タが繰り返し表示される状態になるが、画面の状態によ
ってその周期を下記のように制御するから、不自然さを
ほぼ解消することができる。即ち、請求項１に係る発明
では、カウンタを具備し、カウンタに与える初期値に応
じて間引き回数を設定する。 また請求項２に係る発明で
は、カーソルの押下げ操作を検出し、押下げ操作の間は
間引き処理を解除することである。As described above, according to the present invention, only the frequency of transfer from the display data storage memory 11 to the frame memory 12 can be reduced without affecting other controls, and the memory activation time can be reduced accordingly. Can be reduced and power consumption can be reduced. It should be noted that due to a decrease in the transfer frequency from the display data storage memory 11 to the frame memory 12, the display data is thinned out in a predetermined cycle, and the same display output data is displayed repeatedly, but the state of the screen is changed. Since the cycle is controlled by the following , the unnaturalness can be almost eliminated. That is, the invention according to claim 1
In this case, it is equipped with a counter and responds to the initial value given to it.
Then set the number of thinnings. In the invention according to claim 2,
Detects the pressing operation of the cursor,
It is to cancel the thinning process .
【００１０】[0010]
【実施例】図２は、本願請求項１に係る発明の第１実施
例の構成を示すブロック図である。図において、ＣＰＵ
５１、ＶＲＡＭ制御回路５２、ＶＲＡＭ５３、表示制御
回路５４、ＬＣＤデータ生成回路５５、フレームメモリ
５６およびＬＣＤ５７の構成は、図７に示す従来の表示
装置と同様である。なお、本実施例では、ＶＲＡＭ５３
およびフレームメモリ５６がアクティブローのチップイ
ネーブル信号ＣＥに応じてアクティブとなり、ライトイ
ネーブル信号ＷＥあるいは出力イネーブル信号ＯＥに応
じて書き込み動作あるいは読み出し動作を行うものとす
る。DETAILED DESCRIPTION FIG. 2 is a block diagram showing a configuration of a first embodiment of the invention according to the present gun claim 1. In the figure, CPU
The configurations of 51, VRAM control circuit 52, VRAM 53, display control circuit 54, LCD data generation circuit 55, frame memory 56 and LCD 57 are similar to those of the conventional display device shown in FIG. In this embodiment, the VRAM 53
The frame memory 56 is activated in response to the active low chip enable signal CE, and the write operation or the read operation is performed in response to the write enable signal WE or the output enable signal OE.
【００１１】本発明の特徴とするところは、本実施例で
は、まずＶＲＡＭ制御回路５２からＣＰＵ５１が表示デ
ータをＶＲＡＭ５３に書き込むためにＶＲＡＭ５３をア
クセスするＣＰＵアクセス信号ＣＰＵＧＶを出力させ、
ＬＣＤデータ生成回路５５からフレームメモリ５６の読
み出しを制御するフレームメモリリード信号ＦＲＤを出
力させる。さらに、表示制御回路５４から出力されるＣ
ＲＴ用垂直同期信号ＶＳＹＮＣをクロックとして取り込
み、所定数ｎを計数したときに出力されるキャリアウト
信号を利用したｎフレームごとの許可信号ＡＣＣＥＮを
出力する間引き用カウンタ２１と、許可信号ＡＣＣＥＮ
およびＣＰＵアクセス信号ＣＰＵＧＶのいずれかに応じ
てＶＲＡＭ５３をアクティブとするチップイネーブル信
号ＣＥをゲート制御するゲート回路２２と、許可信号Ａ
ＣＣＥＮおよびフレームメモリリード信号ＦＲＤのいず
れかに応じてフレームメモリ５６をアクティブとするチ
ップイネーブル信号ＣＥをゲート制御するゲート回路２
３とを備える。A feature of the present invention is that in the present embodiment, first, the CPU 51 outputs the CPU access signal CPUGV for accessing the VRAM 53 so that the CPU 51 writes the display data to the VRAM 53.
A frame memory read signal FRD for controlling reading of the frame memory 56 is output from the LCD data generation circuit 55. Further, C output from the display control circuit 54
A thinning-out counter 21 for outputting a vertical sync signal VSYNC for RT as a clock and outputting a permission signal ACCEN for every n frames using a carry-out signal output when counting a predetermined number n, and a permission signal ACCEN
And a gate circuit 22 that gate-controls a chip enable signal CE that activates the VRAM 53 in response to any one of the CPU access signal CPUGV and the enable signal
A gate circuit 2 that gate-controls a chip enable signal CE that activates the frame memory 56 in response to either CCEN or the frame memory read signal FRD.
3 is provided.
【００１２】ここで、許可信号ＡＣＣＥＮ，ＣＰＵアク
セス信号ＣＰＵＧＶおよびフレームメモリリード信号Ｆ
ＲＤがアクティブハイの信号とすると、ゲート回路２２
は、許可信号ＡＣＣＥＮとＣＰＵアクセス信号ＣＰＵＧ
Ｖとの論理和をとり論理反転して出力するノア回路２２
1 と、ＶＲＡＭ制御回路５２から出力されるチップイネ
ーブル信号ＣＥとノア回路２２1 の出力信号をそれぞれ
論理反転して取り込み、その論理積出力を論理反転して
出力するナンド回路２２2 とにより構成される。また、
ゲート回路２３は、許可信号ＡＣＣＥＮとフレームメモ
リリード信号ＦＲＤとの論理和をとり論理反転して出力
するノア回路２３1 と、ＬＣＤデータ生成回路５５から
出力されるチップイネーブル信号ＣＥとノア回路２３1
の出力信号をそれぞれ論理反転して取り込み、その論理
積出力を論理反転して出力するナンド回路２３2 とによ
り構成される。Here, the permission signal ACCEN, the CPU access signal CPUGV and the frame memory read signal F
When RD is an active high signal, the gate circuit 22
Is a permission signal ACCEN and a CPU access signal CPUG
NOR circuit 22 which takes the logical sum of V and logically inverts and outputs
1 and a NAND circuit 22 2 which logically inverts and takes in the chip enable signal CE output from the VRAM control circuit 52 and the output signal of the NOR circuit 22 1 and logically inverts the logical product output of the NAND circuit 22 2. It Also,
The gate circuit 23 includes a NOR circuit 23 1 and outputs the logically inverted ORs the permission signal ACCEN the frame memory read signal FRD, a chip enable signal CE and the NOR circuit 23 1 which is output from the LCD data generation circuit 55
Of the output signal of the NAND circuit 23 2 and the NAND circuit 23 2 which logically inverts and outputs the logical product output.
【００１３】本実施例の構成では、図３に示すように、
間引き用カウンタ２１がＣＲＴ用垂直同期信号ＶＳＹＮ
Ｃをｎ回計数するごとに許可信号ＡＣＣＥＮを出力する
ことにより、ＶＲＡＭ５３およびフレームメモリ５６に
与えられるチップイネーブル信号ＣＥがアクティブとな
り、ＶＲＡＭ５３の読み出しとフレームメモリ５６の書
き込みおよび読み出しが行われる。それ以外のときには
チップイネーブル信号ＣＥがマスクされるので、ＶＲＡ
Ｍ５３からの読み出しとフレームメモリ５６への書き込
みは行われない。In the configuration of this embodiment, as shown in FIG.
The thinning counter 21 displays the CRT vertical sync signal VSYN.
By outputting the permission signal ACCEN each time C is counted n times, the chip enable signal CE given to the VRAM 53 and the frame memory 56 becomes active, and the reading of the VRAM 53 and the writing and reading of the frame memory 56 are performed. At other times, the chip enable signal CE is masked, so VRA
Reading from M53 and writing to the frame memory 56 are not performed.
【００１４】一方、ＣＲＴ用垂直同期信号ＶＳＹＮＣと
非同期のＣＰＵアクセス信号ＣＰＵＧＶあるいはフレー
ムメモリリード信号ＦＲＤにより、ＶＲＡＭ５３あるい
はフレームメモリ５６に対する各チップイネーブル信号
ＣＥがアクティブとなるので、ＣＰＵ５１からＶＲＡＭ
５３への書き込みとフレームメモリ５６からの読み出し
は、許可信号ＡＣＣＥＮにかかわらず随時行われる。す
なわち、図４に示すように、フレームｎのように許可信
号ＡＣＣＥＮがアクティブになっていないときには、Ｖ
ＲＡＭ制御回路５２からＶＲＡＭ５２に与えられるチッ
プイネーブル信号ＣＥがマスクされるので、ＶＲＡＭ５
２に対して出力イネーブル信号ＯＥが与えられても、Ｖ
ＲＡＭ５２からの表示データの読み出しは行われない。
しかし、ＣＰＵアクセス信号ＣＰＵＧＶにより、ＶＲＡ
Ｍ５３に対するチップイネーブル信号ＣＥがアクティブ
となるので、ＣＰＵ５１からＶＲＡＭ５３への書き込み
は行われる。On the other hand, each chip enable signal CE to the VRAM 53 or the frame memory 56 becomes active by the CPU access signal CPUGV or the frame memory read signal FRD which is asynchronous with the vertical synchronizing signal VSYNC for CRT, so that the CPU 51 to VRAM.
Writing to 53 and reading from the frame memory 56 are performed at any time regardless of the permission signal ACCEN. That is, as shown in FIG. 4, when the permission signal ACCEN is not active as in the frame n, V
Since the chip enable signal CE given from the RAM control circuit 52 to the VRAM 52 is masked, the VRAM 5
2 even if the output enable signal OE is applied to V
Display data is not read from the RAM 52.
However, due to the CPU access signal CPUGV, VRA
Since the chip enable signal CE for M53 becomes active, writing from the CPU 51 to the VRAM 53 is performed.
【００１５】このように、ＣＰＵ５１からＶＲＡＭ５２
への表示データの書き込みと、フレームメモリ５６から
ＬＣＤ５７への表示用出力データの読み出しは常に行わ
れるが、ＶＲＡＭ５２からの読み出しおよびフレームメ
モリ５６への書き込みを許可信号ＡＣＣＥＮに応じて間
引くことができる。したがって、表示される画面はコマ
落としと同様の状態となるが、画面に動きその他の変化
の度合いが少なければほとんど問題とならず、むしろＶ
ＲＡＭ５２およびフレームメモリ５６のアクセス回数が
減った分だけ消費電力を削減することができる。Thus, the CPU 51 to the VRAM 52
The display data is written to the frame memory 56 and the display output data is read from the frame memory 56 to the LCD 57 at all times, but the reading from the VRAM 52 and the writing to the frame memory 56 can be thinned according to the permission signal ACCEN. Therefore, the displayed screen is in the same state as when dropping frames, but if the degree of movement and other changes on the screen is small, it causes almost no problem, and rather V
The power consumption can be reduced by the number of times the RAM 52 and the frame memory 56 are accessed.
【００１６】図５は、本願請求項１に係る発明の第２実
施例の構成を示すブロック図である。図において、本実
施例の特徴とするところは、第１実施例の構成におい
て、間引き用カウンタに与える初期値に応じて間引き回
数を設定する構成にある。即ち、レジスタ書き込み信号
ＲＥＷＧＴとデータ信号ＤＡＴＡに応じて間引き値が設
定されるレジスタ３１を備え、レジスタ３１に設定され
る間引き値を初期値として入力する間引き用カウンタ３
２を間引き用カウンタ２１に代えて備える構成にある。[0016] Figure 5 is a block diagram showing a configuration of a second embodiment of the invention according to the present gun claim 1. In the figure, the feature of this embodiment is that the number of times of thinning is set according to the initial value given to the thinning counter in the configuration of the first embodiment. That is, the thinning counter 3 is provided with the register 31 in which the thinning value is set according to the register write signal REWGT and the data signal DATA, and which inputs the thinning value set in the register 31 as an initial value.
2 is provided in place of the thinning counter 21.
【００１７】間引き値は、外部から任意に設定するか、
あるいは画面の書き換え頻度をソフトウェアで判断して
自動的に設定する方法をとることにより、画面の状態に
応じた制御が可能となり、画面の状態に与える影響を最
小限に抑えて消費電力の削減を実現することができる。The decimation value is externally set arbitrarily, or
Alternatively, by adopting a method of automatically setting the screen rewriting frequency by software, it is possible to control according to the screen state, minimize the influence on the screen state and reduce power consumption. Can be realized.
【００１８】図６は、本願請求項２に係る発明の実施例
の構成を示すブロック図である。図において、本実施例
の特徴とするところは、間引き用カウンタ２１が出力す
るキャリアウト信号ＲＣが出力されたときのいずれかに
応じて、許可信号ＡＣＣＥＮを生成する構成にある。す
なわち、ＣＲＴ用垂直同期信号ＶＳＹＮＣによってカー
ソルキーの押下信号ＣＵＲＫＥＹをラッチするフリップ
フロップ４１，４２と、間引き用カウンタ２１が出力す
るキャリアウト信号ＲＣとフリップフロップ４２の出力
信号との論理和をとり、許可信号ＡＣＣＥＮとして出力
するオア回路４３を備える構成にある。[0018] FIG. 6 is a block diagram showing the configuration of an embodiment of the invention according to the present gun claim 2. In the figure, the feature of the present embodiment is that the permission signal ACCEN is generated in response to any one of the carry-out signals RC output from the thinning-out counter 21. That is, the logical sum of the flip-flops 41 and 42 for latching the cursor key press-down signal CURKEY by the CRT vertical synchronizing signal VSYNC, the carry-out signal RC output from the thinning-out counter 21 and the output signal of the flip-flop 42, It is configured to include an OR circuit 43 that outputs the permission signal ACCEN.
【００１９】このような構成では、カーソルキーが押下
されているときに間引き処理を解除することができる。
すなわち、カーソルキーの押下時は一般に画面の逐次変
更が必要であるので、許可信号ＡＣＣＥＮを出力するこ
とにより、画面の逐次更新が可能となる。一方、それ以
外のときには第一実施例と同様に制御されるので、画面
に与える影響を最小限に抑えて消費電力の削減を実現す
ることができる。With such a configuration, the thinning process can be canceled when the cursor key is pressed.
That is, since it is generally necessary to sequentially change the screen when the cursor key is pressed, it is possible to sequentially update the screen by outputting the permission signal ACCEN. On the other hand, in the other cases, the control is performed in the same manner as in the first embodiment, so that the influence on the screen can be minimized and the power consumption can be reduced.
【００２０】[0020]
【発明の効果】以上説明したように本発明による表示装
置は、従来装置に比べて表示データ格納用メモリ（ＶＲ
ＡＭ）への読み出しアクセスと、表示用出力データの生
成に用いられるフレームメモリへの書き込みアクセスの
回数を低減することができるので、メモリ活性化時間の
低下による消費電力の削減が可能となる。As described above, the display device according to the present invention has a display data storage memory (VR) as compared with the conventional device.
Since it is possible to reduce the number of read accesses to AM) and the number of write accesses to the frame memory used to generate display output data, it is possible to reduce power consumption due to a reduction in memory activation time.
【図１】本発明の原理構成を示すブロック図である。FIG. 1 is a block diagram showing the principle configuration of the present invention.
【図２】本発明の第一実施例の構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.
【図３】本発明による各部の動作例を説明する図であ
る。FIG. 3 is a diagram illustrating an operation example of each unit according to the present invention.
【図４】間引きフレーム中のＶＲＡＭに対する動作例を
説明する図である。FIG. 4 is a diagram illustrating an operation example for a VRAM in a thinning-out frame.
【図５】本発明の第二実施例の構成を示すブロック図で
ある。FIG. 5 is a block diagram showing a configuration of a second exemplary embodiment of the present invention.
【図６】本発明の第三実施例の構成を示すブロック図で
ある。FIG. 6 is a block diagram showing a configuration of a third exemplary embodiment of the present invention.
【図７】従来の表示装置の構成例を示すブロック図であ
る。FIG. 7 is a block diagram showing a configuration example of a conventional display device.
【図８】従来構成におけるデータの流れを示す図であ
る。FIG. 8 is a diagram showing a data flow in a conventional configuration.
【図９】従来構成における各部の動作例を説明する図で
ある。FIG. 9 is a diagram illustrating an operation example of each unit in the conventional configuration.
１１ 表示データ格納用メモリ １２ フレームメモリ １３ 表示制御手段 １４ 表示手段 ２１，３２ 間引き用カウンタ ２２，２３ ゲート回路 ２２1 ，２３1 ノア回路 ２２2 ，２３2 ナンド回路 ３１ レジスタ ４１，４２ フリップフロップ回路 ４３ オア回路 ５１ ＣＰＵ ５２ ＶＲＡＭ制御回路 ５３ ＶＲＡＭ ５４ 表示制御回路 ５５ ＬＣＤデータ生成回路 ５６ フレームメモリ ５７ ＬＣＤ11 display data storage memory 12 frame memory 13 display control means 14 display means 21, 32 thinning counter 22, 23 gate circuit 22 1 , 23 1 NOR circuit 22 2 , 23 2 NAND circuit 31 register 41, 42 flip-flop circuit 43 OR circuit 51 CPU 52 VRAM control circuit 53 VRAM 54 display control circuit 55 LCD data generation circuit 56 frame memory 57 LCD
Claims (2)
ータ格納用メモリと、フレームごとの表示用出力データ
の生成に用いられるフレームメモリと、前記表示データ
格納用メモリに表示データを書き込み、前記表示データ
格納用メモリから表示データを読み出し、前記フレーム
メモリに表示データを書き込み、さらに前記フレームメ
モリの表示データを読み出して所定の形式の表示用出力
データを生成する表示制御手段と、前記表示制御手段で
生成された表示用出力データを表示する表示装置と、前
記表示制御手段に、前記表示データ格納用メモリからの
読み出し動作および前記フレームメモリへの書き込み動
作を所定の周期で間引く間引き制御手段と、を備えた表
示装置において、前記間引き制御手段には、カウンタを具備し、該カウン
タに与える初期値に応じて間引き回数を設定すること を
特徴とする表示装置。1. A display data storage memory that stores input display data, a frame memory that is used to generate display output data for each frame, and display data that is written in the display data storage memory to display the display data. Display control means for reading display data from a data storage memory, writing display data in the frame memory, and further reading display data in the frame memory to generate display output data in a predetermined format; and the display control means. a display device for displaying the generated display output data, before
A serial display control means, in the display the display device including a thinning control unit, a thinning out the write operation in a predetermined cycle to the read operation and the frame memory from the data storage memory, the said decimation control means, counter Equipped with the coun
A display device, wherein the number of times of thinning is set according to an initial value given to the data.
ータ格納用メモリと、フレームごとの表示用出力データData storage memory and display output data for each frame
の生成に用いられるフレームメモリと、前記表示データFrame memory used to generate the display data and the display data
格納用メモリに表示データを書き込み、前記表示データWrite the display data to the storage memory and
格納用メモリから表示データを読み出し、前記フレームThe display data is read from the storage memory and the frame
メモリに表示データを書き込み、さらに前記フレームメWrite the display data to the memory, and
モリの表示データを読み出して所定の形式の表示用出力Read the memory display data and output for display in a predetermined format
データを生成する表示制御手段と、前記表示制御手段でDisplay control means for generating data, and the display control means
生成された表示用出力データを表示する表示装置と、前A display device for displaying the generated output data for display, and
記表示制御手段に、前記表示データ格納用メモリからのIn the display control means, from the display data storage memory
読み出し動作および前記フレームメモリへの書き込み動Read operation and write operation to the frame memory
作を所定の周期で間引く間引き制御手段と、を備えた表And a thinning control means for thinning the work at a predetermined cycle.
示装置において、In the indicating device, 前記間引き制御手段には、表示装置のカーソルキーの押In the thinning control means, the cursor key of the display device is pressed.
下操作を検出する操作検出手段と、該検出手段の出力をThe operation detection means for detecting the downward operation and the output of the detection means
受けた間は前記間引き処理を解除する間引き処理解除手While receiving, the thinning process cancellation hand that cancels the thinning process
段とを具備することを特徴とする表示装置。A display device comprising: a step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179618A JP2687986B2 (en) | 1991-07-19 | 1991-07-19 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179618A JP2687986B2 (en) | 1991-07-19 | 1991-07-19 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527705A JPH0527705A (en) | 1993-02-05 |
| JP2687986B2 true JP2687986B2 (en) | 1997-12-08 |
Family
ID=16068907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179618A Expired - Lifetime JP2687986B2 (en) | 1991-07-19 | 1991-07-19 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687986B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (1)
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-
1991
- 1991-07-19 JP JP3179618A patent/JP2687986B2/en not_active Expired - Lifetime
Also Published As
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| JPH0527705A (en) | 1993-02-05 |
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