JP2682865B2

JP2682865B2 - スイッチ回路

Info

Publication number: JP2682865B2
Application number: JP1057873A
Authority: JP
Inventors: 片岸　　誠; 昭夫山本; 敬郎新川; 勇夫秋武; 健作田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-13
Filing date: 1989-03-13
Publication date: 1997-11-26
Anticipated expiration: 2012-11-26
Also published as: JPH02238710A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、多入力１出力のスイッチ回路に関するもの
であり、更に詳しくは、例えば放送衛星が２個打ち上げ
られているとして、それぞれの衛星からの放送電波を選
択的に受信する場合に、一方の電波を受信しているとこ
ろに他方の電波が洩れ込んできて混信を起こしたりする
ことのないような、そのような用途に好適に用い得るス
イッチ回路に関するものである。

〔従来の技術〕

第14図は、本発明の対象とするスイッチ回路の適用例
として、衛星放送の共同受信システムを示した説明図で
ある。

同図において、ANT1,2はそれぞれアンテナ、CH1,2は
それぞれ信号路、SW1,2はそれぞれスイッチ回路、TV1,2
はそれぞれテレビ受像機、である。

テレビ受像機TV1,2はそれぞれスイッチ回路SW1,2を切
り替えることにより何れのアンテナから到来する信号も
受信可能になっている。

今テレビ受像機TV1の側では、スイッチ回路SW1を端子
ａ側に切り替えてアンテナANT1からの信号を信号路CH1
を介して受信しており、他方テレビ受像機TV2の側で
は、スイッチ回路SW2を端子ｂ側に切り替えてアンテナA
NT2からの信号を信号路CH2を介して受信しているものと
する。

このとき、若しスイッチ回路SW1において、端子ａと
ｂとの間のアイソレーションが悪く、信号路CH1を介し
てスイッチ回路SW1に入力した信号が端子ｂ側に洩れた
とすると、この洩れ信号は破線の経路をたどり、アンテ
ナANT2からの信号を信号路CH2を介して受信しているテ
レビ受像機TV2に回り込み、テレビ受像機TV2では、アン
テナANT2からの信号とアンテナANT1からの信号の混信し
た受信状態となり、好ましくない事態となる。

さて上述の如き信号切替用のスイッチ回路の従来例と
して電界効果形トランジスタFETを用いたものは、特開
昭59−80974号公報に記載のものが知られており、これ
はFETのゲート電圧を制御ドレイン・ソース間の抵抗値
を変化させることによって切換えを行なうものであっ
た。

〔発明が解決しようとする課題〕

上記従来技術によるスイッチ回路では、FETのドレイ
ン・ソース間を信号伝達の経路として使っており、ドレ
イン・ソース間の抵抗値の変化に着目し、これを一種の
可変抵抗として動作させて切換えを行なっていた。

このため、FETがON（スイッチがON）の状態でもドレ
イン・ソース間つまり信号経路にある抵抗値が存在する
ことが影響し、伝達損失を生じるという問題があった。
さらに、他回路とのアイソレーションを良好に保つため
には上記従来技術によるスイッチ回路を多段に構成する
必要があるが、伝達損失を増加させる要因となり、アイ
ソレーションの確保と損失の低減を両立することが困難
であった。

本発明の目的は、良好なアイソレーションを確保し、
かつ伝達損失の無い多入力１出力スイッチ回路を提供す
ることにある。

〔課題を解決するための手段〕

上記目的達成のため、本発明では、信号入力を増幅回
路を介して出力ソーソフォロワFETの導き、該FETの出力
側としてのソースを共通の出力端子に接続する単位回路
を、信号入力の数だけ用意し、どの信号入力を共通の出
力端子に出力させるか（つまり切り替え動作）は、その
信号入力を増幅する増幅回路のオン、オフで決めること
にした。

〔作用〕

本発明では、増幅回路のオン，オフ（ON,OFF）によっ
て切り替え動作を行うようにしたので、入力信号は前記
単位回路の増加回路で増幅されて出力され、伝達損失を
生じない。

また、前記単位回路の出力ソースフォロワFETのソー
スを共通化したことにより、該FETのうちON状態のFETの
ソース電圧によって他のOFF状態のFETのソース・ゲート
間が逆バイアスされ、ソース・ゲート間容量が非常に小
さくなるので入力間のアイソレーションを良好に保つこ
とができる。

〔実施例〕

第１図は本発明の第１の実施例を示す回路図である。
本実施例の構成は次のようになっている。すなわち、入
力端子１を増幅回路Ａの入力端子に接続し、増幅回路Ａ
の出力端子をFET4のゲートＧに接続し、増幅回路Ａの電
源端子とFET4のドレインＤを共通化するとともに、電圧
制御端子３に接続し、FET4のソースＳにダイオード７の
アノードを接続し、入力端子２を増幅回路Ｂの入力端子
に接続し、増幅回路Ｂの出力端子をFET6のゲートＧに接
続し、増幅回路Ｂの電源端子とFET6のドレインＤを共通
化するとともに電圧制御端子５に接続し、FET6のソース
にダイオード８のアノードを接続し、ダイオード7,8の
カソードを共通化するとともに出力端子９に接続し、出
力端子９を電流源49を介して接地する。

次に動作を説明する。入力端子１および２より入力さ
れる信号は、電圧制御端子3,5に印加する電圧レベルの
ロー，ハイの組合せにより選択され、出力端子９より出
力される。

いま、電圧制御端子３にハイ、５にローレベルの電圧
を印加したとすると、端子１から入力される信号はONさ
れた増幅回路Ａにより増幅され、ONされたFET4を介して
端子９より出力される。一方、端子２から入力される信
号はOFFされた増幅回路ＢおよびFET6によって十分に減
衰され、出力には影響を与えない。

さらにOFFされたFET6のソース・ゲート間およびダイ
オード８はONされたFET4のソース電圧により逆バイアス
され、FET6のソース・ゲート間容量が小さくなり、端子
１から入力された信号が端子２に漏れることを防ぐ。

逆に端子３にロー、５にハイレベルの電圧を印加した
場合、上記と同様な原理により端子２から入力された信
号のみが端子９に出力され、さらにOFFされたFET4のソ
ース・ゲート間およびダイオード７はONされたFET6のソ
ース電圧により逆バイアスされ、端子２から入力された
信号が端子１に漏れることを防ぐ。

また、FET4,6は入力切換えによってどちらか一方がO
N,他方がOFF状態となるが、ON状態のドレイン・ソース
電流は順方向に接続してあるダイオードを介して電流源
49に流れるが、他方のOFF状態FETのソースに逆極性に接
続されているダイオードになって、OFF側の回路に漏れ
ることはない。

本実施例の特徴は、出力ソースフォロワFET4,6の各ソ
ースを共通化したことにより、FET4がON,OFF6がOFFのと
きにはFET6のソース・ゲート間が逆バイアスされ、FET6
のソース・ゲート間容量が小さくなりFET4側からFET6側
への信号漏れを抑え（FET4がOFF,FET6がONのときはこの
逆）、入力端子1,2間のアイソレーションを十分とるこ
とができ、また各FET4,6のソースに接続されたダイオー
ド7,8により、OFF状態のFETへON状態のFETのドレイン電
流が流れ込むことを防ぎ、OFF状態の回路へ悪影響を与
えないようにしたところにある。さらに、増幅回路をO
N,OFFすることによって切換えを行なうので、伝達損失
を生じないという特徴をもつ。

本実施例の適用例としては、すでに第14図を参照して
説明したように、異なる２種類の衛星放送を２つのアン
テナで受信する場合、衛星放送受信機の入力部における
入力信号切換えに用いる等が考えられる。

第２図に本発明の第２の実施例を示す。本実施例は、
上記第１の実施例において、FET4のドレインＤを電圧制
御端子３に、FET6のドレインＤを電圧制御素子５に接続
するかわりに、FET4,6の各ドレインＤを共通化するとと
もに電源電圧端子41に接続し、さらにFET4および６の各
ソースにダイオードを接続することなく直接共通化し、
これを出力端子９に接続する構成としている。

以下、本実施例の動作を説明する。入出力および入力
切換えは第１の実施例の場合と同様に行なう。端子41は
入力の切換えとは無関係に印加電圧レベルをハイに保っ
ておく。いま、端子3,5に各々ハイ，ローの電圧を印加
すると、端子１より入力される信号はONされた増幅回路
Ａにより増幅され、ONされたFET4を介して端子９より出
力される。また端子２より入力される信号はOFFされた
増幅回路ＢおよびFET6により十分減衰されるため出力に
は影響を与えない。このとき、FET6のソース・ゲート間
はONしているFET4のソース電圧により逆バイアスされる
と同時にFET6のドレイン・ゲート間は端子41に印加され
ている電圧によって逆バイアスされるのでFET6のソース
・ゲート間およびドレイン・ゲート間容量が小さくなり
FET4側からFET6側への信号の漏れは抑えられる（端子３
がロー、端子５がハイのときは、この逆である）。

本実施例の特徴は、出力ソースフォロワ4,6の各ドレ
インを共通化し、これを接続した端子41に印加する電圧
レベルを入力切換と関係なく常時ハイに保つことによ
り、OFF状態のFETのドレイン・ゲート間に逆バイアスを
かけ、さらに出力ソースフォロワ4,6の各ソースを共通
化したことにより、OFF状態のFETのソースがON状態のFE
Tのソース電圧により逆バイアスされるため、入力端子
間のアイソレーションが十分に保たれ、さらに伝達損失
が生じないところにある。

第３図に本発明の第３の実施例を示す。本実施例は、
第１の実施例において、FET4のドレインを端子３に、FE
T6のドレインを端子５に接続するかわりに、FET4のドレ
インをダイオード42を介して端子３に接続し、FET6のド
レインをダイオード43を介して端子５に接続し、さらに
FET4,6の各ソースをダイオードを接続することなしに共
通化し、これを端子９に接続する構成としている。

次に本実施例の動作を説明する。入出力および入力切
換えは第１の実施例の場合と同様に行なう。いま電圧制
御端子に印加する電圧レベルを端子３はハイ，端子５は
ローにすると、端子１から入力される信号はON状態の増
幅回路Ａによって増幅され、ON状態のFET4を介して端子
９に出力される。このとき、OFF状態のFET6のソース・
ゲート間はON状態のFET4のソース電圧によって逆バイア
スされるためFET6のソース・ゲート間容量が小さくな
り、FET4側からFET6側への信号の漏れは抑えられる。ま
た、ダイオード43により、ON状態のFET4のドレイン・ソ
ース電流が端子５に漏れることなく電流源49に流れる。
端子２から入力される信号はOFFされた増幅回路Ｂおよ
びFET6により十分減衰され、出力には影響は与えない。
端子３がロー，端子５がハイのときはこの逆となる。

本実施例の特徴は、増幅回路のON,OFFにより切換え動
作を行なう構成としたことにより、入力信号はON状態の
増幅回路により増幅され伝達損失を生じないこと、出力
ソースフォロワFET4,6の各ソースを共通化し、OFF状態
のFETのソース・ゲート間をON状態のFETのソース電圧に
よって逆バイアスする構成としたことにより、入力端子
間のアイソレーションを十分に保つことができることで
ある。

第４図に本発明の第４の実施例を示す。本実施例は第
３の実施例として示したスイッチ回路において、FET4お
よび６の各ドレインを共通化する構成としている。本実
施例の動作は、端子3,5に印加される電圧レベルが各々
ハイ，ローまたはロー，ハイのいずれの場合においても
FET4および６の共通化されたドレインにハイの電圧レベ
ルが印加されるので、第２の実施例として示したスイッ
チ回路の動作と同様である。

また、本実施例の特徴に関しても第２の実施例で説明
したように、伝達損失を生じないこと、入力端子間のア
イソレーションを十分に保つことができることを特徴と
している。

第５図に本発明の第５の実施例を示す。本実施例は上
記第１の実施例に示すスイッチ回路における増幅回路を
FETで構成した例である。基本構成は第１の実施例のそ
れに等しいので、以下増幅回路の回路構成およびその動
作、特徴を説明する。

増幅回路Ａ（Ｂ）の入力端子はゲート接地増幅用FET1
0（13）のソースであり、FET10（13）のソースに抵抗11
（14）、インダクタ12（15）を介して接地し、FET10（1
3）のドレインをソースフォロワ25（30）のゲートに接
続し、FET25（30）のソースをダイオード26（31）を介
してゲート入力増幅用FET35（38）のゲートに接続する
とともにFET27（32）のドレインに接続し、FET35（38）
のソースを抵抗36（39）及び高周波接地用コンデンサ50
（51）から成る並列回路を介して接地し、FET27（32）
のゲートを接続し、FET27（32）のソースを抵抗28（3
3）を介して接地し、FET10（13）のドレインを抵抗17
（19）を介してFET16（18）のソースに接続し、FET16
（18）のゲートを抵抗21（23）を介して接地し、FET16
（18）のドレインを端子３（５）に接続し、FET16（1
8）のゲートを抵抗20（22）を介して端子３（５）に接
地し、FET25（30）のドレインをダイオード24（29）を
介して端子３（５）に接続し、FET25（30）のドレイン
を抵抗34（37）を介してFET35（38）のドレインと接続
し、この接続点を増幅回路の出力とする如き構成として
いる。

次に増幅回路の動作を説明する。いま端子３の印加電
圧レベルがハイ、端子５のそれがローだとすると、端子
１から入力された信号はFET10によって増幅されそのド
レインに出力される。このとき、FET10のドレインの負
荷となっているFET16が、ある周波数において負性抵抗
に見えるためにFET10の利得の周波数特性はFET16が負性
抵抗に見える周波数付近でピーキングを生じた特性とな
る。FET10を通った信号はソースフォロワFET25およびダ
イオード26を介してFET35のゲートに入力し、FET35によ
り増幅されてFET4に達する。また、FET10（13）のドレ
イン電圧は、FET16（18）、抵抗17,20,21（19,22,23）
より成る定電圧源によって決定されるため、各素子の定
数ばらつきによる変動が小さい。FET27（32）および抵
抗28（33）より成る定電流源はソースフォロワFET25（3
0）の動作を安定化するものである。

本実施例の特徴は、増幅用FET35の周波特性を補正す
るようにFET10のピーキング特性を設定することによ
り、スイッチ回路の周波数特性が高い周波数まで平坦と
なるので、高周波帯で使用し得る構成したところにあ
る。これは例えば、衛星放送受信機の入力部において、
入力切換え用スイッチとして用いるのに好適である。

さらに、本実施例におけるスイッチ回路をIC化する場
合、負荷11,12,14,15および抵抗40、端子９、高周波接
地用コンデンサ50（51）をICの外部に設け、他の部分を
IC内部に構成する（したがってダイオード７および８の
各カソードはICの外部で共通化される）と負荷11,12お
よび14,15の定数を適当に選択することによりFET10およ
び13の利得を補正することが可能となる。同様に抵抗40
の定数を適用に選ぶことによりFET4および６の特性を補
正しうる。

上記IC化されたスイッチ回路において、IC内に構成さ
れる回路のうち端子３より給電される部分を第１のICと
し、端子５より給電される部分を第２のICとした２チッ
プ構成とすると、例えば１入力の衛生放送受信機と２入
力の衛星放送受信機のどちらの受信機にも本実施例のス
イッチ回路を用いる場合、１入力の衛星方法受信機には
上記第１のICチップおよび抵抗11,インダクタ12,端子9,
抵抗40のみを具備し、これを初段入力増幅回路として用
い、他方２入力の衛星放送受信機には、第５図に示すス
イッチ回路を上記方法により２チップ構成としたものを
具備し、入力切換えとして用いることができる。

簡単に説明するなら、１入力の受信機に用いる場合は
１チップのICを、２入力の受信機に用いる場合には２チ
ップのICを具備すれば良く、１種のICチップで異なる入
力数の受信機に対応することができるという特徴をも
つ。したがって本実施例はIC化衛星放送受信機を構成す
る場合において好適である。

第６図に本発明の第６の実施例を示す。本実施例は上
記第２の実施例に示すスイッチ回路の増幅回路として、
上記第５の実施例に示すFETで構成した増幅回路を用い
た例である。本実施例の増幅回路の動作および特徴は第
５の実施例のそれと同様であり、スイッチ回路の動作お
よび特徴は第２の実施例のそれと同様である。

また、抵抗11,14、インダクト12,15および端子41,9、
抵抗40をICの外部に設け、他の部分をIC化し、IC化され
る部分のうち端子３より給電される部分およびFET4を同
一のIC内に構成し、これを第１のICとし、上記IC化され
る部分のうち端子５より給電される部分およびFET6を同
一のIC内に構成し、これを第２のICとした２チップ構成
とすると、上記第５の実施例に示すように、本実施例は
IC化衛星放送受信機を構成する場合において好適とな
る。

第７図に本発明の第７の実施例を示す。本実施例は上
記第３の実施例に示すスイッチ回路の増幅回路におい
て、上記第５の実施例に示すFETにより構成された増幅
回路を用いた例である。本実施例における増幅回路の動
作および特徴は上記第５の実施例に示したところと同様
であり、本実施例におけるスイッチ回路の動作および特
徴については上記第３の実施例において示したところと
同様である。

また、上記第５の実施例と同様に、抵抗11,14、イン
ダクタ12,15および端子９、抵抗40をIC外部に設け、他
の部分をIC化した場合、さらに２チップ化した場合にお
いても上記第５の実施例に示した特徴をもつ。

第８図に本発明の第８の実施例を示す。本実施例は上
記第４の実施例に示すスイッチ回路の増幅回路として、
上記第５の実施例に示す増幅回路を用いた例である。本
実施例における増幅回路の動作および特徴は上記第５の
実施例に示したところと同様であり、本実施例における
スイッチ回路の動作および特徴は上記第４の実施例に示
したところと同様である。

また、本実施例におけるスイッチ回路をIC化する場
合、抵抗11,14、インダクタ12,15および端子９、抵抗4
0、FET4および６の各ドレインの共通接点をICの外に設
け、他の部分をIC内に構成し、さらにIC内に構成される
部分において、抵抗11、インダクタ12を除く増幅回路Ａ
およびFET4を第１のICとし、他の部分を第２のICとした
２チップ構成とすることにより、上記第５の実施例とそ
れと同様の特徴をもつ。

第９図に本発明の第９の実施例を示す。本実施例は、
入力端子44を増幅回路Ｃの入力端子に接続し、増幅回路
Ｃの出力端子をFET46のゲートＧに接続し、FET46のドレ
インＤを増幅回路の電源端子に接続するとともに電圧制
御端子45に接続し、FET46のソースＳにダイオード47の
アノードに接続しこれを１つの単位回路とし、この単位
回路と同じ回路構成の単位回路を複数具備し、各単位回
路のカソードを共通化するとともに出力端子９に接続
し、さらに端子９を電流源49を介して接地する構成とす
る多入力,1出力のスイッチ回路である。つまり、本実施
例は上記第１の実施例に示すスイッチ回路を多入力構成
に拡張したものである。

次に本実施例におけるスイッチ回路の動作を説明す
る。各入力端子から入力される信号のうち１つの信号を
選択し端子９から出力するには、希望信号の入力されて
いる単位回路の電圧制御端子に印加する電圧レベルをハ
イにし、他の単位回路の電圧制御端子をローにすること
で行なう。

いま端子45に印加される電圧レベルがハイ、他の電圧
制御端子がローの場合を考えると、端子44から入力され
た信号は増幅回路Ｃにより増幅されON状態のFET46およ
びダイオード47を介して端子９に出力される。このとき
他の単位回路のソースフォロワFETのソース・ゲート間
はON状態のFET46のソース電圧により逆バイアスされる
ためソース・ゲート間容量が小さくなり、端子44と他の
入力端子との間のアイソレーションは十分に保たれるこ
とは上記第１の実施例の場合と同様である。

本実施例の特徴は、単位回路をIC化し、このICを入力
信号数と同数具備し、各ICのダイオードのカソードを共
通化することで、あらゆる入力数の回路にも応用でき、
しかも各単位回路のうち１つの単位回路のみがON状態と
なるので電流源49は入力数に関係無く１個具備し、出力
ソースフォロワFET1個分の電流を常時流すようにすれば
良いところにある。他の特徴は上記第１の実施例のそれ
と同様である。

第10図は本発明の第10の実施例である。本実施例は、
入力端子44を増幅回路Ｃの入力端子に接続し、増幅回路
Ｃの電源端子を電圧制御端子45に接続し、増幅回路Ｃの
出力端子を出力ソースフォロワFET46のゲートＧに接続
したものを１つの単位回路とし、この単位回路の同じ回
路構成の単位回路を複数個具備し、各単位回路の出力ソ
ースフォロワFETの各ソースを共通化するとともに出力
端子９に接続し、さらに端子９を電流源49を介して接地
し、各単位回路の出力ソースフォロワFETの各ドレイン
を共通化するとともに電源電圧端子41に接続する構成と
している。つまり、本実施例は、上記第２の実施例に示
すスイッチ回路を多入力構成に拡張したものである。

次に本実施例の動作を説明する。入力切換えは上記第
９の実施例の場合と同様に、希望信号の入力されている
単位回路の電圧制御端子をハイ、他のそれをローレベル
にすることで行なう。いま端子45がハイ、他の電圧制御
端子がローの場合を考えると、端子44から入力された信
号は増幅回路Ｃにより増幅され、ON状態のFET46を介し
て端子９に出力される。このとき他の単位回路の出力ソ
ースフォロワFETの各ソース・ゲート間はON状態のFET46
のソース電圧により逆バイアスされ、さらにOFF状態の
出力ソースフォロワFETの各ドレイン・ゲート間は常時
ハイの電圧レベルを印加している端子41により逆バイア
スされるので、OFF状態出力ソースフォロワFETのソース
・ゲート間およびドレイン・ゲート間の容量が小さくな
り、端子44と他の入力端子間のアイソレーションは十分
に保たれる。

本実施例の特徴は、上記第９の実施例のそれと同様に
各単位回路をそれぞれIC化することで、いかなる入力数
の回路に対してもその入力数と同数のICを具備すること
で対応でき、しかも、ON状態の単位回路は常に１個であ
るから、電流源49は入力数に無関係に１個具備し、出力
ソースフォロワFET1個分の電流を常時流すようにすれば
良いところにある。他の特徴は上記第２の実施例のそれ
と同様である。

第11図に本発明の第11の実施例を示す。本実施例は、
上記第９の実施例に示した単位回路において、出力ソー
スフォロワFET46のソースにダイオードを接続すること
なく、またFET46のゲートと電圧制御端子45を直接接続
するかわりにダイオード48を介して接続したものを単位
回路とし、各単位回路の出力ソースフォロワFETのソー
スを共通化するとともに端子９に接続し、さらに端子９
を電流源49を介して接地する構成としている。つまり上
記第３の実施例に示すスイッチ回路を多入力構成に拡張
したものである。

本実施例の特徴は上記第９および10の実施例のそれと
同様に、各単位回路をそれぞれIC化することで、いかな
る入力数の回路に対しても入力数と同数のICを具備する
ことで対応でき、さらにON状態の単位回路は入力の切換
えに関係なく常に１個であるので、電流源49は入力数に
無関係に１個具備し、出力ソースフォロワFET1個分の電
流を常時流すようにすれば良いところにある。他の特徴
は上記第３の実施例のそれと同様である。

第12図に本発明の第12の実施例を示す。本実施例は上
記第11の実施例において各単位回路の出力ソースフォロ
ワFETの各ドレインを共通化したものである。したがっ
て本実施例における単位回路と上記第11の実施例に示す
単位回路は同じ回路構成である。また本実施例における
スイッチ回路は、上記第４の実施例に示すスイッチ回路
を多入力構成に拡張したものといえる。

本実施例の特徴は、上記第9,10および11の実施例のそ
れと同様に、各単位回路をそれぞれIC化することによ
り、いかなる入力数の回路に対しても、ICを入力数と同
数具備することにより対応でき、さらにON状態の単位回
路は常に１個であるから、電流源49は入力数に無関係に
１個具備し、出力ソースフォロワFET1個分の電流を常時
流すようにすれば良いところにある。他の特徴は上記第
４の実施例のそれと同様である。

第13図に本発明の第13の実施例を示す。本実施例は上
記第５の実施例に示す増幅回路ＡおよびＢにおいて、リ
アクタンス12および15を各々の増幅回路から除いたもの
である。本実施例の特徴および動作は上記第５の実施例
のそれと同じである。

また、本実施例における増幅回路を上記第１から第12
までの実施例に示す増幅回路として用いた場合、その動
作および特徴は上記第５の実施例に示す増幅回路のそれ
と同様であり、スイッチ回路の動作および特徴は上記各
実施例に示したとうりである。

〔発明の効果〕

本発明のスイッチ回路によれば、その中の増幅回路を
ON,OFFすることで切換えを行なうので、伝達損失を生じ
ないという効果がある。

また、スイッチ回路を構成する出力ソースフォロワFE
TをそのOFF時において逆バアイスをかける構成としたこ
とにより、各入力端子間のアイソレーション特性を良好
に出来るという利点がある。

【図面の簡単な説明】

第１図乃至第13図はそれぞれ本発明の一実施例を示す回
路図、第14図は衛星放送の共同受信システムを示す説明
図、である。符号の説明 1,2,44……入力端子、９……出力端子、3,5,45……電圧
制御端子、41……電源電圧端子、7,8,24,26,29,31,42,4
3,47,48……ダイオード、11,14,17,19,20,21,22,23,28,
33,34,36,37,39,40……抵抗、12,15……インダクタ、4,
6,10,13,16,18,25,27,30,32,35,38,46……FET、49……
電流源、A,B,C……増幅回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者秋武勇夫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者作田健神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (56)参考文献特開昭54−20652（ＪＰ，Ａ) 特開昭62−268210（ＪＰ，Ａ) 特開昭61−208908（ＪＰ，Ａ) 実開昭61−206326（ＪＰ，Ｕ)

Claims

(57)【特許請求の範囲】

【請求項１】第１、第２の入力端子からそれぞれ入力さ
れる信号の何れか一方を選択して出力端子から出力する
スイッチ回路であって、第１の入力端子（１）を第１の増幅回路（Ａ）の入力端
子に接続し、該第１の増幅回路の出力端子を第１の電界
効果形トランジスタFET（４）のゲートに接続し、該第
１の電界効果形トランジスタFETのドレイン端子と前記
第１の増幅回路の電源端子とを共通化して第１の電圧制
御端子（３）に接続し、前記第１の電界効果形トランジ
スタFETのソースをダイオード（７）を介して出力端子
（９）に接続し、第２の入力端子（２）を第２の増幅回路（Ｂ）の入力端
子に接続し、該第２の増幅回路の出力端子を第２の電界
効果形トランジスタFET（６）のゲートに接続し、該第
２の電界効果形トランジスタFETのドレイン端子と前記
第２の増幅回路の電源端子とを共通化して第２の電圧制
御端子（５）に接続し、前記第２の電界効果形トランジ
スタFETのソースをダイオード（８）を介して出力端子
（９）に接続し、かつ前記出力端子を電流源（49）を介して一定電位に接
続して成り、前記第１の電圧制御端子と第２の電圧制御
端子にそれぞれ印加される電圧レベルのロー、ハイの組
み合わせにより、前記第１、第２の入力端子の何れか一
方から入力される信号を選択して出力端子から出力する
ことを特徴とするスイッチ回路。
【請求項２】第１、第２の入力端子からそれぞれ入力さ
れる信号の何れか一方を選択して出力端子から出力する
スイッチ回路であって、第１の入力端子（１）を第１の増幅回路（Ａ）の入力端
子に接続し、該第１の増幅回路の出力端子を第１の電界
効果形トランジスタFET（４）のゲートに接続し、前記
第１の増幅回路の電源端子を第１の電圧制御端子（３）
に接続し、第２の入力端子（２）を第２の増幅回路（Ｂ）の入力端
子に接続し、該第２の増幅回路の出力端子を第２の電界
効果形トランジスタFET（６）のゲートに接続し、前記
第２の増幅回路の電源端子を第２の電圧制御端子（５）
に接続し、前記第１の電界効果形トランジスタFET（４）のドレイ
ン端子と前記第２の電界効果形トランジスタFET（６）
のそれとを共通化して電源電圧端子（41）に接続し、前記第１の電界効果形トランジスタFET（４）のソース
端子と前記第２の電界効果形トランジスタFET（６）の
それとを共通化して出力端子（９）に接続すると共に電
流源（49）を介して一定電位に接続して成り、前記第１
の電圧制御端子と第２の電圧制御端子にそれぞれ印加さ
れる電圧レベルのロー、ハイの組み合わせにより、前記
第１、第２の入力端子の何れか一方から入力される信号
を選択して出力端子から出力することを特徴とするスイ
ッチ回路。
【請求項３】第１、第２の入力端子からそれぞれ入力さ
れる信号の何れか一方を選択して出力端子から出力する
スイッチ回路であって、第１の入力端子（１）を第１の増幅回路（Ａ）の入力端
子に接続し、該第１の増幅回路の出力端子を第１の電界
効果形トランジスタFET（４）のゲートに接続し、該第
１の電界効果形トランジスタFETのドレイン端子をダイ
オード（42）を介して前記第１の増幅回路の電源端子と
共通化すると共に第１の電圧制御端子（３）に接続し、
前記第１の電界効果形トランジスタFETのソースを出力
端子（９）に接続し、第２の入力端子（２）を第２の増幅回路（Ｂ）の入力端
子に接続し、第２の増幅回路の出力端子を第２の電界効
果形トランジスタFET（６）のゲートに接続し、該第２
の電界効果形トランジスタFETのドレイン端子をダイオ
ード（43）を介して前記第２の増幅回路の電源端子と共
通化すると共に第２の電圧制御端子（５）に接続し、前
記第２の電界効果形トランジスタFETのソースを出力端
子（９）に接続し、かつ前記出力端子を電流源（49）を介して一定電位に接
続して成り、前記第１の電圧制御端子と第２の電圧制御
端子にそれぞれ印加される電圧レベルのロー、ハイの組
み合わせにより、前記第１、第２の入力端子の何れか一
方から入力される信号を選択して出力端子から出力する
ことを特徴とするスイッチ回路。
【請求項４】Ｎ個（但しＮは２または２を超える整数）
の入力端子からそれぞれ入力される信号の何れか一つを
選択して共通の出力端子から出力するスイッチ回路であ
って、一つの入力端子（44）を増幅回路（Ｃ）の入力端子に接
続し、該増幅回路の出力端子を電界効果形トランジスタ
FET（46）のゲートに接続し、該電界効果形トランジス
タFETのドレイン端子と前記増幅回路の電源端子とを共
通化して一つの電圧制御端子（45）に接続し、前記電界
効果形トランジスタFETのソースをダイオード（47）を
介して共通の出力端子（９）に接続する如き単位回路を
Ｎ個具備すると共に、前記共通の出力端子を電流源（4
9）を介して一定電位に接続して成り、前記Ｎ個の電圧
制御端子の何れか一つと他に印加される電圧レベルのロ
ー、ハイの組み合わせにより、前記Ｎ個の入力端子の何
れか一つから入力される信号を選択して前記共通の出力
端子から出力することを特徴とするスイッチ回路。
【請求項５】Ｎ個（但しＮは２または２を超える整数）
の入力端子からそれぞれ入力される信号の何れか一つを
選択して共通の出力端子から出力するスイッチ回路であ
って、一つの入力端子（44）を増幅回路（Ｃ）の入力端子に接
続し、該増幅回路の出力端子を電界効果形トランジスタ
FET（46）のゲートに接続し、該電界効果形トランジス
タFETのドレイン端子をダイオード（48）を介して前記
増幅回路の電源端子と共通化すると共に一つの電圧制御
端子（45）に接続し、前記電界効果形トランジスタFET
のソースを共通の出力端子（９）に接続する如き単位回
路をＮ個具備すると共に、前記共通の出力端子を電流源
（49）を介して一定電位に接続して成り、前記Ｎ個の電
圧制御端子の何れか一つと他に印加される電圧レベルの
ロー、ハイの組み合わせにより、前記Ｎ個の入力端子の
何れか一つから入力される信号を選択して前記共通の出
力端子から出力することを特徴とするスイッチ回路。
【請求項６】Ｎ個（但しＮは２または２を超える整数）
の入力端子からそれぞれ入力される信号の何れか一つを
選択して共通の出力端子から出力するスイッチ回路であ
って、一つの入力端子（44）を増幅回路（Ｃ）の入力端子に接
続し、該増幅回路の出力端子を電界効果形トランジスタ
FET（46）のゲートに接続し、該増幅回路の電源端子を
一つの電圧制御端子（45）に接続し、前記電界効果形ト
ランジスタFETのドレイン端子を共通の電源電圧端子（4
1）に接続し、前記電界効果形トランジスタFETのソース
を共通の出力端子（９）に接続する如き単位回路をＮ個
具備すると共に、前記共通の出力端子を電流源（49）を
介して一定電位に接続して成り、前記Ｎ個の電圧制御素
子の何れか一つと他に印加される電圧レベルのロー、ハ
イの組み合わせにより、前記Ｎ個の入力端子の何れか一
つから入力される信号を選択して前記共通の出力端子か
ら出力することを特徴とするスイッチ回路。
【請求項７】請求項３に記載のスイッチ回路において、
前記第１の電界効果形トランジスタFET（４）のドレイ
ン端子と前記第２の電界効果形トランジスタFET（６）
のドレイン端子とを接続して共通化したことを特徴とす
るスイッチ回路。
【請求項８】請求項５に記載のスイッチ回路において、
前記Ｎ個の電界効果形トランジスタFETの各ドレイン端
子を相互接続して共通化したことを特徴とするスイッチ
回路。