JP2678279B2 - 階調信号復号装置 - Google Patents
階調信号復号装置Info
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、例えばデジタルVTR等にブロック符号化方
法により圧縮して記録または伝送された画像情報を復号
する階調信号復号装置に関する。
法により圧縮して記録または伝送された画像情報を復号
する階調信号復号装置に関する。
［従来技術とその問題点］ テレビジョン画像情報を記録または伝送のために圧縮
する方法として、ブロック符号化方法が知られている。
する方法として、ブロック符号化方法が知られている。
このブロック符号化方法は、画像情報の１画面をＮ×
Ｎ例えば４×４画素にブロック化し、このブロック毎に
階調パラメータを作成するものであり、特に色差信号に
ついては、４×４画素の情報を１個の階調パラメータσ
に変換し、復号時に上記４×４画素の16画素をすべてσ
で表現するというものである。
Ｎ例えば４×４画素にブロック化し、このブロック毎に
階調パラメータを作成するものであり、特に色差信号に
ついては、４×４画素の情報を１個の階調パラメータσ
に変換し、復号時に上記４×４画素の16画素をすべてσ
で表現するというものである。
しかし、上記のように復号時に４×４の16画素をすべ
て同じ値σで表現するようにした場合、ブロック単位で
階調が異なったものになるので、ブロック間の階調差が
大きくなり、ブロック分割した際の境界が合成時に強調
されてしまうという問題があった。
て同じ値σで表現するようにした場合、ブロック単位で
階調が異なったものになるので、ブロック間の階調差が
大きくなり、ブロック分割した際の境界が合成時に強調
されてしまうという問題があった。
［発明の目的］ 本発明は上記事情に鑑みて成されたもので、ブロック
符号化方法により圧縮された画像情報を復号化する際、
ブロック間の境界が強調されることなく、自然な階調表
現が得られる階調信号復号装置を提供することを目的と
する。
符号化方法により圧縮された画像情報を復号化する際、
ブロック間の境界が強調されることなく、自然な階調表
現が得られる階調信号復号装置を提供することを目的と
する。
［課題を解決する手段］ 本発明は、記録または伝送のために複数の画素を１ブ
ロック単位とし、各ブロック毎に平均階調値で符号化し
た圧縮画像情報を復号する階調信号復号装置において、
上記ブロック単位で符号化された画像情報を少なくとも
１画面分記憶する第１のメモリと、上記第１のメモリに
記憶された画像情報をブロック単位で順次読み出す読出
し手段と、上記読出し手段により第１のメモリから順次
読み出される画像情報を１ブロックずつ一時記憶する第
２のメモリと、ブロック内の各画素毎に階調補正値を設
定した階調補正パターンを記憶してなるROMと、上記第
２のメモリに一時記憶された各ブロックに対し、隣接す
る左右上下の各ブロックの画像情報を上記第１のメモリ
から読み出して平均階調値を比較する比較手段と、上記
比較手段の比較結果に基づいて上記ROMのアドレスを指
定して階調補正パターンを読出す読出し手段と、上記RO
Mから読出される階調補正パターンと上記第２のメモリ
に一時記憶されているブロックの平均階調値とを合成
し、該ブロック内の各画素の階調値を隣接ブロックの平
均階調値に応じて補正する階調値補正手段とを具備した
ことを特徴とするものである。
ロック単位とし、各ブロック毎に平均階調値で符号化し
た圧縮画像情報を復号する階調信号復号装置において、
上記ブロック単位で符号化された画像情報を少なくとも
１画面分記憶する第１のメモリと、上記第１のメモリに
記憶された画像情報をブロック単位で順次読み出す読出
し手段と、上記読出し手段により第１のメモリから順次
読み出される画像情報を１ブロックずつ一時記憶する第
２のメモリと、ブロック内の各画素毎に階調補正値を設
定した階調補正パターンを記憶してなるROMと、上記第
２のメモリに一時記憶された各ブロックに対し、隣接す
る左右上下の各ブロックの画像情報を上記第１のメモリ
から読み出して平均階調値を比較する比較手段と、上記
比較手段の比較結果に基づいて上記ROMのアドレスを指
定して階調補正パターンを読出す読出し手段と、上記RO
Mから読出される階調補正パターンと上記第２のメモリ
に一時記憶されているブロックの平均階調値とを合成
し、該ブロック内の各画素の階調値を隣接ブロックの平
均階調値に応じて補正する階調値補正手段とを具備した
ことを特徴とするものである。
［発明の実施例］ 以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明による階調信号復号装置の構成を示すブ
ロック図であり、例えば第３図に示すように240ドット
×360ドットの画面が４×４ドットを１ブロックとして6
0×90ブロックに分割され、各ブロックの輝度信号，色
差信号が例えば６ビットの階調データに符号化されて記
録または伝送される場合において、上記６ビットの符号
化データから６ビット×16の画像情報を復号化する例に
ついて示したものである。第１図において11は各分割ブ
ロックに対する６ビットの階調データが入力されるRAM
で、１画面のブロック数に対応させて60行×90列×６ビ
ットの容量を有している。そして、上記RAM11に対し、
行アドレスを指定する行カウンタ12、列アドレスを指定
する列カウンタ13が設けられ、それぞれタイミング発生
器14からのタイミング信号によりカウント制御される。
上記行カウンタ12のカウント出力は、セレクタ15に直接
入力されると共に、＋１回路16,−１回路17をそれぞれ
介してセレクタ15に入力される。このセレクタ15は、RA
M制御部18からの制御信号に従って入力データを選択
し、RAM11の行アドレスを指定する。また、列カウンタ1
3のカウント出力は、セレクタ19に直接入力されると共
に、＋１回路20,−１回路21をそれぞれ介してセレクタ1
9に入力される。このセレクタ19は、RAM制御部18からの
制御信号に従って入力データを選択し、RAM11の列アド
レスを指定する。また、このRAM11は、RAM制御部18から
のリード／ライト信号R/によりデータの読出し及び書
込みが制御される。そして、RAM11から読出されるデー
タは、ラッチ回路22及び比較器23の入力端子Ｂに入力さ
れる。ラッチ回路22は、ラッチ書込制御部24からのラッ
チタイミング信号により入力データをラッチし、比較器
23の入力端子Ａ及び加算器25に入力する。比較器23は、
入力端子A,Bに入力される信号を比較して、Ａ＞B,A＝B,
A＜Ｂのいずれの状態であるかを判断し、その判断結果
をエンコーダ26に出力する。すなわち、比較器23は、ラ
ッチ回路22にラッチされたあるブロックの階調値と次に
RAM11から読出される対象ブロックの上下左右のブロッ
クの階調値とを比較するもので、その比較結果がエンコ
ーダ26に入力される。このエンコーダ26は、比較器23か
らの出力信号に従って「＋」，「−」，「０」の３値コ
ードに変換、つまり、Ａ＞Ｂの場合に「＋」,A＝Ｂの場
合に「０」,A＜Ｂの場合に「−」のコードを出力し、ラ
ッチ回路27a〜27dに入力する。このラッチ回路27a〜27d
は、エンコーダ26の出力信号をラッチ書込制御部24から
のタイミング信号によりラッチし、ROM28にアドレスデ
ータとして与える。このROM28には、例えば第２図に示
すように予め３ビット×16の階調補正パターンが81種記
憶設定されている。このROM28に記憶される３ビットの
データは、２ビットが階調補正用データで、１ビットが
「＋／−」を示す符号データとなっている。上記RAM制
御部18に設定されたデータは、上記ラッチ回路27a〜27d
のラッチデータによりアドレス指定されて読出され、３
ビット×16のシフトレジスタ29に入力される。このシフ
トレジスタ29は、ROM28の出力データをタイミング発生
器14からのタイミング信号により読込み、その後、順次
シフトしながら３ビット単位で出力し、加算器25に入力
する。この加算器25は、シフトレジスタ29から出力され
る階調補正データとラッチ回路22にラッチされているデ
ータとを加算して６ビット×16の階調パターンを作成
し、復号化信号として出力する。
第１図は本発明による階調信号復号装置の構成を示すブ
ロック図であり、例えば第３図に示すように240ドット
×360ドットの画面が４×４ドットを１ブロックとして6
0×90ブロックに分割され、各ブロックの輝度信号，色
差信号が例えば６ビットの階調データに符号化されて記
録または伝送される場合において、上記６ビットの符号
化データから６ビット×16の画像情報を復号化する例に
ついて示したものである。第１図において11は各分割ブ
ロックに対する６ビットの階調データが入力されるRAM
で、１画面のブロック数に対応させて60行×90列×６ビ
ットの容量を有している。そして、上記RAM11に対し、
行アドレスを指定する行カウンタ12、列アドレスを指定
する列カウンタ13が設けられ、それぞれタイミング発生
器14からのタイミング信号によりカウント制御される。
上記行カウンタ12のカウント出力は、セレクタ15に直接
入力されると共に、＋１回路16,−１回路17をそれぞれ
介してセレクタ15に入力される。このセレクタ15は、RA
M制御部18からの制御信号に従って入力データを選択
し、RAM11の行アドレスを指定する。また、列カウンタ1
3のカウント出力は、セレクタ19に直接入力されると共
に、＋１回路20,−１回路21をそれぞれ介してセレクタ1
9に入力される。このセレクタ19は、RAM制御部18からの
制御信号に従って入力データを選択し、RAM11の列アド
レスを指定する。また、このRAM11は、RAM制御部18から
のリード／ライト信号R/によりデータの読出し及び書
込みが制御される。そして、RAM11から読出されるデー
タは、ラッチ回路22及び比較器23の入力端子Ｂに入力さ
れる。ラッチ回路22は、ラッチ書込制御部24からのラッ
チタイミング信号により入力データをラッチし、比較器
23の入力端子Ａ及び加算器25に入力する。比較器23は、
入力端子A,Bに入力される信号を比較して、Ａ＞B,A＝B,
A＜Ｂのいずれの状態であるかを判断し、その判断結果
をエンコーダ26に出力する。すなわち、比較器23は、ラ
ッチ回路22にラッチされたあるブロックの階調値と次に
RAM11から読出される対象ブロックの上下左右のブロッ
クの階調値とを比較するもので、その比較結果がエンコ
ーダ26に入力される。このエンコーダ26は、比較器23か
らの出力信号に従って「＋」，「−」，「０」の３値コ
ードに変換、つまり、Ａ＞Ｂの場合に「＋」,A＝Ｂの場
合に「０」,A＜Ｂの場合に「−」のコードを出力し、ラ
ッチ回路27a〜27dに入力する。このラッチ回路27a〜27d
は、エンコーダ26の出力信号をラッチ書込制御部24から
のタイミング信号によりラッチし、ROM28にアドレスデ
ータとして与える。このROM28には、例えば第２図に示
すように予め３ビット×16の階調補正パターンが81種記
憶設定されている。このROM28に記憶される３ビットの
データは、２ビットが階調補正用データで、１ビットが
「＋／−」を示す符号データとなっている。上記RAM制
御部18に設定されたデータは、上記ラッチ回路27a〜27d
のラッチデータによりアドレス指定されて読出され、３
ビット×16のシフトレジスタ29に入力される。このシフ
トレジスタ29は、ROM28の出力データをタイミング発生
器14からのタイミング信号により読込み、その後、順次
シフトしながら３ビット単位で出力し、加算器25に入力
する。この加算器25は、シフトレジスタ29から出力され
る階調補正データとラッチ回路22にラッチされているデ
ータとを加算して６ビット×16の階調パターンを作成
し、復号化信号として出力する。
次に上記実施例の動作を説明する。RAM11には、６ビ
ットに圧縮された各ブロックのデータが入力端子Dinに
順次入力される。上記RAM11は、タイミング発生器14か
らのタイミング信号に従って動作する行カウンタ12及び
列カウンタ13により行アドレス及び列アドレスが順次指
定され、その指定アドレスに上記各ブロックの６ビット
のデータが順次書込まれる。この場合、セレクタ15,19
は、RAM制御部18からの制御信号により行カウンタ12,列
カウンタ13の出力をそれぞれ選択している。そして、１
画面分の画像データがRAM11に書込まれると、行カウン
タ12及び列カウンタ13がタイミング発生器14からの信号
により初期化され、その後、カウントアップ動作が再開
される。また、このときRAM11に対し、RAM制御部18から
読出し命令が与えられる。これによりRAM11の記憶画像
に対して画面左上から処理対象ブロックが順次アドレス
指定されて読出される。このRAM11から読出されるデー
タは、直接及びラッチ回路22を介して比較器23へ送ら
れ、対象とするブロックのデータが上下左右のブロック
のデータと比較され、その比較結果に従ってブロックデ
ータの復号処理が行なわれる。ここで例えば第４図
（ａ）に示すようにあるブロックａが処理対象になった
とすると、まず、ブロックａの階調値がラッチ書込制御
部24からのタイミング信号によりラッチ回路22にラッチ
される。次にRAM制御部18からセレクタ15に対し、−１
回路17を選択するように制御指令が送られる。これによ
り行カウンタ12のカウント出力が−１回路17及びセレク
タ15を介して取出され、RAM11の行アドレスが指定され
る。この結果、第４図（ｂ）に示すように対象ブロック
ａの１行上のブロックa1がアドレス指定されて読出さ
れ、比較器23の入力端子Ｂに入力される。比較器23は、
入力端子A,Bに入力されるデータ、つまり、ラッチ回路2
2に保持されているブロックａのデータとRAM11から読出
されたブロックa1のデータとを比較し、その比較結果
（Ａ＞B,A＝B,A＜Ｂ）をエンコーダ26に出力する。この
エンコーダ26は、比較器23からの出力信号に従って
「＋」，「−」，「０」の３値コードに変換、つまり、
上記したようにＡ＞Ｂの場合に「＋」,A＝Ｂの場合に
「０」,A＜Ｂの場合に「−」のコードを出力し、ラッチ
回路27a〜27dに入力する。このときラッチ書込制御部24
からはラッチ回路27aに対してラッチタイミング信号が
送られ、上記ブロックａとa1との比較結果を示す３値コ
ードがラッチ回路27aにラッチされる。次いでRAM制御部
18からセレクタ15に対し、＋１回路16を選択するように
制御指令が送られる。これにより行カウンタ12のカウン
ト出力が＋１回路16及びセレクタ15を介して取出され、
RAM11の行アドレスを指定する。この結果、第４図
（ｂ）に示すように対象ブロックａの１行下のブロック
a3がアドレス指定されて読出され、比較器23の入力端子
Ｂに入力される。比較器23は、入力端子A,Bに入力され
るデータ、つまり、ラッチ回路22に保持されているブロ
ックａのデータとRAM11から読出されたブロックa3のデ
ータとを比較し、その比較結果をエンコーダ26を介して
ラッチ回路27a〜27dに出力する。このときラッチ書込制
御部24からはラッチ回路27bに対してラッチタイミング
信号が送られ、上記ブロックａとa3との比較結果を示す
３値コードがラッチ回路27bにラッチされる。
ットに圧縮された各ブロックのデータが入力端子Dinに
順次入力される。上記RAM11は、タイミング発生器14か
らのタイミング信号に従って動作する行カウンタ12及び
列カウンタ13により行アドレス及び列アドレスが順次指
定され、その指定アドレスに上記各ブロックの６ビット
のデータが順次書込まれる。この場合、セレクタ15,19
は、RAM制御部18からの制御信号により行カウンタ12,列
カウンタ13の出力をそれぞれ選択している。そして、１
画面分の画像データがRAM11に書込まれると、行カウン
タ12及び列カウンタ13がタイミング発生器14からの信号
により初期化され、その後、カウントアップ動作が再開
される。また、このときRAM11に対し、RAM制御部18から
読出し命令が与えられる。これによりRAM11の記憶画像
に対して画面左上から処理対象ブロックが順次アドレス
指定されて読出される。このRAM11から読出されるデー
タは、直接及びラッチ回路22を介して比較器23へ送ら
れ、対象とするブロックのデータが上下左右のブロック
のデータと比較され、その比較結果に従ってブロックデ
ータの復号処理が行なわれる。ここで例えば第４図
（ａ）に示すようにあるブロックａが処理対象になった
とすると、まず、ブロックａの階調値がラッチ書込制御
部24からのタイミング信号によりラッチ回路22にラッチ
される。次にRAM制御部18からセレクタ15に対し、−１
回路17を選択するように制御指令が送られる。これによ
り行カウンタ12のカウント出力が−１回路17及びセレク
タ15を介して取出され、RAM11の行アドレスが指定され
る。この結果、第４図（ｂ）に示すように対象ブロック
ａの１行上のブロックa1がアドレス指定されて読出さ
れ、比較器23の入力端子Ｂに入力される。比較器23は、
入力端子A,Bに入力されるデータ、つまり、ラッチ回路2
2に保持されているブロックａのデータとRAM11から読出
されたブロックa1のデータとを比較し、その比較結果
（Ａ＞B,A＝B,A＜Ｂ）をエンコーダ26に出力する。この
エンコーダ26は、比較器23からの出力信号に従って
「＋」，「−」，「０」の３値コードに変換、つまり、
上記したようにＡ＞Ｂの場合に「＋」,A＝Ｂの場合に
「０」,A＜Ｂの場合に「−」のコードを出力し、ラッチ
回路27a〜27dに入力する。このときラッチ書込制御部24
からはラッチ回路27aに対してラッチタイミング信号が
送られ、上記ブロックａとa1との比較結果を示す３値コ
ードがラッチ回路27aにラッチされる。次いでRAM制御部
18からセレクタ15に対し、＋１回路16を選択するように
制御指令が送られる。これにより行カウンタ12のカウン
ト出力が＋１回路16及びセレクタ15を介して取出され、
RAM11の行アドレスを指定する。この結果、第４図
（ｂ）に示すように対象ブロックａの１行下のブロック
a3がアドレス指定されて読出され、比較器23の入力端子
Ｂに入力される。比較器23は、入力端子A,Bに入力され
るデータ、つまり、ラッチ回路22に保持されているブロ
ックａのデータとRAM11から読出されたブロックa3のデ
ータとを比較し、その比較結果をエンコーダ26を介して
ラッチ回路27a〜27dに出力する。このときラッチ書込制
御部24からはラッチ回路27bに対してラッチタイミング
信号が送られ、上記ブロックａとa3との比較結果を示す
３値コードがラッチ回路27bにラッチされる。
次にRAM制御部18からセレクタ15に対して行カウンタ1
2を選択するように制御指令が送られると共に、セレク
タ19に対して−１回路21を選択するように制御指令が送
られる。これにより行カウンタ12のカウント出力がその
まま行アドレスとしてRAM11へ送られると共に、列カウ
ンタ13のカウント出力が−１回路21により「−１」され
てセレクタ19から取出され、RAM11の列アドレスが指定
される。この結果、RAM11は第４図（ｂ）に示すように
対象ブロックａの１列左のブロックa4がアドレス指定さ
れて読出され、比較器23の入力端子Ｂに入力される。比
較器23はラッチ回路22に保持されているブロックａのデ
ータとRAM11から読出されたブロックa4のデータとを比
較し、その比較結果をエンコーダ26により３値コード化
してラッチ回路27a〜27dに出力する。このときラッチ書
込制御部24からはラッチ回路27cに対してラッチタイミ
ング信号が送られ、上記ブロックａとa4との比較結果を
示す３値コードがラッチ回路27cにラッチされる。その
後、RAM制御部18からセレクタ19に対して＋１回路20を
選択するように制御指令が送られる。これにより列カウ
ンタ13のカウント出力が＋１回路20により「＋１」され
てセレクタ19から取出され、RAM11の列アドレスを指定
する。この結果、RAM11は第４図（ｂ）に示すように対
象ブロックａの１列右のブロックa2がアドレス指定され
て読出され、比較器23の入力端子Ｂに入力される。比較
器23はラッチ回路22に保持されているブロックａのデー
タとRAM11から読出されたブロックa2のデータとを比較
し、その比較結果をエンコーダ26により３値コード化し
てラッチ回路27a〜27dに出力する。このときラッチ書込
制御部24からはラッチ回路27dに対してラッチタイミン
グ信号が送られ、上記ブロックａとa2との比較結果を示
す３値コードがラッチ回路27dにラッチされる。
2を選択するように制御指令が送られると共に、セレク
タ19に対して−１回路21を選択するように制御指令が送
られる。これにより行カウンタ12のカウント出力がその
まま行アドレスとしてRAM11へ送られると共に、列カウ
ンタ13のカウント出力が−１回路21により「−１」され
てセレクタ19から取出され、RAM11の列アドレスが指定
される。この結果、RAM11は第４図（ｂ）に示すように
対象ブロックａの１列左のブロックa4がアドレス指定さ
れて読出され、比較器23の入力端子Ｂに入力される。比
較器23はラッチ回路22に保持されているブロックａのデ
ータとRAM11から読出されたブロックa4のデータとを比
較し、その比較結果をエンコーダ26により３値コード化
してラッチ回路27a〜27dに出力する。このときラッチ書
込制御部24からはラッチ回路27cに対してラッチタイミ
ング信号が送られ、上記ブロックａとa4との比較結果を
示す３値コードがラッチ回路27cにラッチされる。その
後、RAM制御部18からセレクタ19に対して＋１回路20を
選択するように制御指令が送られる。これにより列カウ
ンタ13のカウント出力が＋１回路20により「＋１」され
てセレクタ19から取出され、RAM11の列アドレスを指定
する。この結果、RAM11は第４図（ｂ）に示すように対
象ブロックａの１列右のブロックa2がアドレス指定され
て読出され、比較器23の入力端子Ｂに入力される。比較
器23はラッチ回路22に保持されているブロックａのデー
タとRAM11から読出されたブロックa2のデータとを比較
し、その比較結果をエンコーダ26により３値コード化し
てラッチ回路27a〜27dに出力する。このときラッチ書込
制御部24からはラッチ回路27dに対してラッチタイミン
グ信号が送られ、上記ブロックａとa2との比較結果を示
す３値コードがラッチ回路27dにラッチされる。
上記のようにして対象ブロックが上下左右のブロック
と比較され、その比較結果を示す３値コードがラッチ回
路27a〜27dにラッチされる。そして、上記ラッチ回路27
a〜27dにラッチされたデータによりROM28のアドレスが
指定され、第２図に示すようにその指定アドレスに記憶
されている３ビット×16の階調補正用パターンが読出さ
れる。この３ビット×16の階調補正パターンは、タイミ
ング発生器14からのタイミング信号によりシフトレジス
タ29に読込まれ、その後、３ビットつづ順次読出され
る。このシフトレジスタ29から順次読出される補正デー
タは、加算器25へ送られてラッチ回路22に保持されてい
る６ビットの階調値ａの下位ビットに加算され、６ビッ
ト×16の復号パターンとなる。
と比較され、その比較結果を示す３値コードがラッチ回
路27a〜27dにラッチされる。そして、上記ラッチ回路27
a〜27dにラッチされたデータによりROM28のアドレスが
指定され、第２図に示すようにその指定アドレスに記憶
されている３ビット×16の階調補正用パターンが読出さ
れる。この３ビット×16の階調補正パターンは、タイミ
ング発生器14からのタイミング信号によりシフトレジス
タ29に読込まれ、その後、３ビットつづ順次読出され
る。このシフトレジスタ29から順次読出される補正デー
タは、加算器25へ送られてラッチ回路22に保持されてい
る６ビットの階調値ａの下位ビットに加算され、６ビッ
ト×16の復号パターンとなる。
しかして、上記のようにRAM11に記憶した画像データ
に対し、対象ブロックとその上下左右のブロックとを比
較してその比較結果をそれぞれ３値コードで表わすよう
にした場合、３×３×３×３＝81通りの組合わせが得ら
れる。今、例えば上下左右の比較結果が（＋，−，＋,
0）とすると、第４図（ｃ）に示すような階調パターン
が復号される。この第４図（ｃ）において、「＋２」，
「−１」などの値は階調値ａに加える補正値で、その総
和が「０」となるように、つまり、平均階調値ａが保持
されるように設定される。そして、上記のように設定さ
れた81種のパターンがROM28に階調補正パターンとして
記憶設定される。このROMU28に記憶設定された調整補正
パターンが上記のようにラッチ回路27a〜27dにラッチさ
れたデータにより読出され、ラッチ回路22に保持されて
いる対象ブロックの階調値ａに加算される。このような
補正処理を行なうことにより、復号化パターンは第４図
（ｃ）に示すように上下左右の階調値を補間するような
配列となり、ブロック分割した際の境界部が明確になる
のを防止することができる。
に対し、対象ブロックとその上下左右のブロックとを比
較してその比較結果をそれぞれ３値コードで表わすよう
にした場合、３×３×３×３＝81通りの組合わせが得ら
れる。今、例えば上下左右の比較結果が（＋，−，＋,
0）とすると、第４図（ｃ）に示すような階調パターン
が復号される。この第４図（ｃ）において、「＋２」，
「−１」などの値は階調値ａに加える補正値で、その総
和が「０」となるように、つまり、平均階調値ａが保持
されるように設定される。そして、上記のように設定さ
れた81種のパターンがROM28に階調補正パターンとして
記憶設定される。このROMU28に記憶設定された調整補正
パターンが上記のようにラッチ回路27a〜27dにラッチさ
れたデータにより読出され、ラッチ回路22に保持されて
いる対象ブロックの階調値ａに加算される。このような
補正処理を行なうことにより、復号化パターンは第４図
（ｃ）に示すように上下左右の階調値を補間するような
配列となり、ブロック分割した際の境界部が明確になる
のを防止することができる。
［発明の効果］ 以上詳記したように本発明によれば、記録または伝送
のためにブロック単位で符号化された画像情報を復号す
る階調信号復号装置において、上記各ブロックの平均階
調値を一時記憶するメモリ及び各アドレスに所定の階調
補正パターンを記憶してなるROMを設け、上記メモリに
記憶された各ブロックの平均階調値をその上下左右のブ
ロックの階調値と比較し、その比較結果に基づいて上記
ROMから対応する階調補正パターンを読出し、上記メモ
リから読出される対応ブロックの階調値に加算して隣接
ブロックに対する階調補間を行なうようにしたので、ブ
ロック間の境界が強調されることなく、自然な階調表現
を得ることができる。
のためにブロック単位で符号化された画像情報を復号す
る階調信号復号装置において、上記各ブロックの平均階
調値を一時記憶するメモリ及び各アドレスに所定の階調
補正パターンを記憶してなるROMを設け、上記メモリに
記憶された各ブロックの平均階調値をその上下左右のブ
ロックの階調値と比較し、その比較結果に基づいて上記
ROMから対応する階調補正パターンを読出し、上記メモ
リから読出される対応ブロックの階調値に加算して隣接
ブロックに対する階調補間を行なうようにしたので、ブ
ロック間の境界が強調されることなく、自然な階調表現
を得ることができる。
図面は本発明の一実施例を示すもので、第１図は回路構
成を示すブロック図、第２図は第１図におけるROMのブ
ロックパターン設定例を示す図、第３図は画面をブロッ
ク分割する際の分割例を示す図、第４図は復号動作を説
明するめの図である。 11……RAM、12……行カウンタ、13……列カウンタ、14
……タイミング発生器、15……セレクタ、16,20……＋
１回路、17,21……−１回路、18……RAM制御部、19……
セレクタ、22,27a〜27d……ラッチ回路、23……比較
器、24……ラッチ書込制御部、25……加算器、26……エ
ンコーダ、28……ROM、29……シフトレジスタ。
成を示すブロック図、第２図は第１図におけるROMのブ
ロックパターン設定例を示す図、第３図は画面をブロッ
ク分割する際の分割例を示す図、第４図は復号動作を説
明するめの図である。 11……RAM、12……行カウンタ、13……列カウンタ、14
……タイミング発生器、15……セレクタ、16,20……＋
１回路、17,21……−１回路、18……RAM制御部、19……
セレクタ、22,27a〜27d……ラッチ回路、23……比較
器、24……ラッチ書込制御部、25……加算器、26……エ
ンコーダ、28……ROM、29……シフトレジスタ。
Claims (1)
- 【請求項１】記録または伝送のために複数の画素を１ブ
ロック単位とし、各ブロック毎に平均階調値で符号化し
た圧縮画像情報を復号する階調信号復号装置において、 上記ブロック単位で符号化された画像情報を少なくとも
１画面分記憶する第１のメモリと、 上記第１のメモリに記憶された画像情報をブロック単位
で順次読み出す読出し手段と、 上記読出し手段により第１のメモリから順次読み出され
る画像情報を１ブロックずつ一時記憶する第２のメモリ
と、 ブロック内の各画素毎に階調補正値を設定した階調補正
パターンを記憶してなるROMと、 上記第２のメモリに一時記憶された各ブロックに対し、
隣接する左右上下の各ブロックの画像情報を上記第１の
メモリから読み出して平均階調値を比較する比較手段
と、 上記比較手段の比較結果に基づいて上記ROMのアドレス
を指定して階調補正パターンを読出す読出し手段と、 上記ROMから読出される階調補正パターンと上記第２の
メモリに一時記憶されているブロックの平均階調値とを
合成し、該ブロック内の各画素の階調値を隣接ブロック
の平均階調値に応じて補正する階調値補正手段と を具備したことを特徴とする階調信号復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044488A JP2678279B2 (ja) | 1988-02-12 | 1988-02-12 | 階調信号復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044488A JP2678279B2 (ja) | 1988-02-12 | 1988-02-12 | 階調信号復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206786A JPH01206786A (ja) | 1989-08-18 |
| JP2678279B2 true JP2678279B2 (ja) | 1997-11-17 |
Family
ID=12304093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044488A Expired - Lifetime JP2678279B2 (ja) | 1988-02-12 | 1988-02-12 | 階調信号復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678279B2 (ja) |
-
1988
- 1988-02-12 JP JP3044488A patent/JP2678279B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01206786A (ja) | 1989-08-18 |
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