JP2676820B2 - Multiplex facsimile signal processor - Google Patents
Multiplex facsimile signal processorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、回線多重処理を行う多重ファクシミリ信号
処理装置に関する。The present invention relates to a multiplex facsimile signal processing apparatus for performing line multiplex processing.
ホストコンピュータ等の装置から出力されるキャラク
タコードはそのままファクシミリ装置に伝送することが
できない。そこでこのような場合には、ファクシミリ信
号処理装置によってキャラクタコードをファクシミリ画
信号に変換してファクシミリ装置に伝送するようになっ
ている。A character code output from a device such as a host computer cannot be directly transmitted to a facsimile device. Therefore, in such a case, the facsimile signal processing device converts the character code into a facsimile image signal and transmits it to the facsimile device.
第3図は、従来用いられた多重ファクシミリ信号処理
装置の一例を表わしたものである。この多重ファクシミ
リ信号処理装置は、共用バス11上に次の回路あるいは装
置を接続している。FIG. 3 shows an example of a conventionally used multiplex facsimile signal processing apparatus. In this multiplex facsimile signal processing device, the following circuits or devices are connected to the shared bus 11.
(i)プロセッサ回路12: 内蔵のROM(リード・オンリ・メモリ)に格納された
プログラムを用いてCPU(中央処理装置)が各種制御を
行うようになっている。(I) Processor circuit 12: A CPU (central processing unit) is configured to perform various controls using a program stored in a built-in ROM (read only memory).
(ii)文字パターン発生回路13: 供給されたキャラクタコードを基にして文字パターン
を発生させるための回路である。(Ii) Character pattern generation circuit 13: a circuit for generating a character pattern based on the supplied character code.
(iii)ファクシミリ符号化回路14: 文字パターンを符号化して圧縮し、ファクシミリ信号
を作成するための回路である。(Iii) Facsimile coding circuit 14: a circuit for coding a character pattern and compressing it to create a facsimile signal.
(iv)共用メモリ15: RAM(ランダム・アクセス・メモリ)によって構成さ
れており、その一部の領域がファクシミリ画信号を一時
的に蓄えるための画信号バッファメモリ16として割り当
てられている。(Iv) Shared memory 15: Composed of a RAM (random access memory), and a part of the area is allocated as an image signal buffer memory 16 for temporarily storing a facsimile image signal.
(v)並列・直列変換回路17: 回線に対応した数だけの並列・直列変換回路17−1〜
17−Nが設けられており、それぞれには変調回路18−1
〜18−Nが接続されている。変調回路18−1〜18−Nで
変調されたファクシミリ画信号は、対応するファクシミ
リ装置(図示せず)に送信されるようになっている。(V) Parallel / serial conversion circuits 17: Parallel / serial conversion circuits 17-1 to 17-1 corresponding to the number of lines
17-N are provided, and the modulation circuit 18-1 is provided in each.
~ 18-N are connected. The facsimile image signals modulated by the modulation circuits 18-1 to 18-N are transmitted to the corresponding facsimile device (not shown).
このような構成の従来の多重ファクシミリ信号処理装
置では、外部から受信したキャラクタコードを文字パタ
ーン発生回路13に入力し、ここから出力される文字パタ
ーンを行単位に編集する。編集が完了した画像データ
は、ファクシミリ符号化回路14に入力され、符号化が行
われる。符号化されたファクシミリ信号は、画信号バッ
ファメモリ16に一旦蓄積された後、並列・直列変換回路
17−1〜17−Nのうち対応するものに供給され、変調回
路18を経て図示しない回線に出力される。In the conventional multiplex facsimile signal processing device having such a configuration, the character code received from the outside is input to the character pattern generation circuit 13, and the character pattern output from this is edited line by line. The edited image data is input to the facsimile encoding circuit 14 and encoded. The encoded facsimile signal is temporarily stored in the image signal buffer memory 16, and then the parallel / serial conversion circuit.
It is supplied to the corresponding one of 17-1 to 17-N, and is output to a line (not shown) via the modulation circuit 18.
この多重ファクシミリ信号処理装置では、処理しよう
とする回線の数に対応しただけの並列・直列変換回路17
−1〜17−Nおよび変調回路18−1〜18−Nが必要であ
るが、プロセッサ回路12、文字パターン発生回路13およ
びファクシミリ符号化回路14は1つで共用が図られてい
る。また、共用メモリ15は画信号バッファメモリ16を回
線ごとに領域分割して使用し、ハードウェア資源の有効
利用を図っている。In this multiplex facsimile signal processing device, a parallel / serial conversion circuit 17 is provided corresponding to the number of lines to be processed.
Although the -1 to 17-N and the modulation circuits 18-1 to 18-N are required, the processor circuit 12, the character pattern generation circuit 13 and the facsimile encoding circuit 14 are shared by one. Further, the shared memory 15 uses the image signal buffer memory 16 by dividing the area for each line and uses the hardware resources effectively.
ところで、このような多重ファクシミリ信号処理装置
ではソフトウェアの不備によって装置が異常動作を行っ
たりハードウェアに障害が発生したりすると、前記した
画信号バッファメモリの管理に異常が生じる場合があ
る。このような場合には、ある回線に用意されたファク
シミリ画信号の一部または全部が他の回線用のメモリ領
域に書き込まれたり、あるいは他の回線用のメモリ領域
に格納されたファクシミリ画信号の一部または全部が誤
って読み出されることがあった。このような場合には、
間違った相手にファクシミリ画信号が送信されることに
なり、特に機密保持を必要とする文書の場合には機密漏
洩事故が発生する危険性があった。By the way, in such a multiplex facsimile signal processing apparatus, if the apparatus performs an abnormal operation or a hardware failure occurs due to a software defect, the management of the image signal buffer memory may be abnormal. In such a case, a part or all of the facsimile image signal prepared for a certain line is written in the memory area for another line, or the facsimile image signal stored in the memory area for another line is In some cases, some or all could be read by mistake. In such a case,
A facsimile image signal will be transmitted to the wrong party, and there is a risk that a confidential information leakage accident will occur especially in the case of a document requiring confidentiality protection.
そこで本発明の目的は、間違った回線にファクシミリ
画信号が送り出された場合には、受信先で画像を正しく
再現することができないようにした多重ファクシミリ信
号処理装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a multiplex facsimile signal processing device which prevents a receiver from correctly reproducing an image when a facsimile image signal is sent to the wrong line.
本発明では、(i)キャラクタコードを入力して文字
パターンを出力する文字パターン発生回路と、(ii)こ
の文字パターン発生回路の出力した文字パターンを編集
して文書画像を出力する画像編集回路と、(iii)この
画像編集回路によって編集された画像を符号化してファ
クシミリ画信号とする符号化回路と、(iv)このファク
シミリ画信号を一時的に格納するバッファメモリと、
(v)このバッファメモリに対するファクシミリ画信号
の書き込みおよび読み出し時に、各データワードを単位
として、それぞれの回線固有のビット入れ替えを書き込
み時と読み出し時で逆方向の入れ替え操作となるように
実行するデータビット入れ替え手段とを多重ファクシミ
リ信号処理装置に具備させる。In the present invention, (i) a character pattern generation circuit for inputting a character code and outputting a character pattern, and (ii) an image editing circuit for editing the character pattern output by the character pattern generation circuit and outputting a document image. (Iii) an encoding circuit that encodes the image edited by the image editing circuit into a facsimile image signal, and (iv) a buffer memory that temporarily stores the facsimile image signal,
(V) When writing and reading a facsimile image signal to and from this buffer memory, a data bit is executed so that a bit exchange unique to each line is performed in the opposite direction between writing and reading in units of each data word. The replacement means is provided in the multiplex facsimile signal processing apparatus.
すなわち本発明では、データビット入れ替え手段にお
いて、データ単位で回線ごとに異なったビット入れ替え
を行い、その結果をバッファメモリに蓄積する。そし
て、ファクシミリ画信号を送出する際には再度その回線
に対応するビット入れ替えを行い、元のビット配列に戻
した上で相手先の回線に送出する。こうすると、間違っ
た回線にファクシミリ画信号が送出される場合には、バ
ッファメモリに書き込む際に行ったビット入れ替えと読
み出したときに行ったビット入れ替えが対応せず、符号
のビット配列が元に戻らない。従ってこのような場合に
は、受信先で復号した際に画像を正しく再現することが
できず、回線間での画像の漏洩を防止することができ
る。That is, according to the present invention, the data bit exchange means performs different bit exchange for each line in data units and stores the result in the buffer memory. Then, when the facsimile image signal is transmitted, the bits corresponding to the line are exchanged again, the original bit arrangement is restored, and then the signal is transmitted to the destination line. In this way, when a facsimile image signal is sent to the wrong line, the bit swapping performed when writing to the buffer memory does not correspond to the bit swapping performed when reading, and the bit array of the code is restored. Absent. Therefore, in such a case, the image cannot be correctly reproduced when it is decoded at the receiving end, and it is possible to prevent the image from leaking between the lines.
以下、実施例につき本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to examples.
第1図は本発明の一実施例における多重ファクシミリ
信号処理装置の回路構成の概要を表わしたものである。
この第1図で第3図と同一部分には同一の符号を付し、
これらの説明を適宜省略する。FIG. 1 shows an outline of a circuit configuration of a multiplex facsimile signal processing apparatus according to an embodiment of the present invention.
In FIG. 1, the same parts as those in FIG. 3 are designated by the same reference numerals,
These descriptions will be omitted as appropriate.
さて、この多重ファクシミリ信号処理装置では、ファ
クシミリ符号化回路14と共用バス11の間に第1のビット
入れ替え回路21を配置しており、ファクシミリ符号化回
路14で符号化されたデータをワード単位でビット入れ替
えを行うようになっている。ビット入れ替えは、各回線
ごとにその態様が異なるようになっている。このように
して作成された入れ替え後のファクシミリ画信号は画信
号バッファメモリ16に回線別に格納される。In this multiplex facsimile signal processing apparatus, the first bit exchange circuit 21 is arranged between the facsimile encoding circuit 14 and the shared bus 11, and the data encoded by the facsimile encoding circuit 14 is word by word. Bits are swapped. The mode of bit exchange is different for each line. The exchanged facsimile image signal thus created is stored in the image signal buffer memory 16 for each line.
一方、回線に対応した数だけ用意された並列・直列変
換回路17−1〜17−Nと共用バス11の間には、それぞれ
第2のビット入れ替え回路22−1〜22−Nが配置されて
いる。画信号バッファメモリ16から読み出されたファク
シミリ画信号は、第2のビット入れ替え回路22−1〜22
−Nのうち送出する回線に対応した回路に入力され、こ
こで第1のビット入れ替え回路21のビット入れ替え処理
と逆方向の処理となるようなビット入れ替えが行われる
ようになっている。ビット入れ替え後のファクシミリ画
信号は、並列・直列変換回路17−1〜17−Nで直列デー
タに変換され、変調回路18−1〜18−Nで変調されて目
的の回線に送出される。On the other hand, between the parallel / serial conversion circuits 17-1 to 17-N and the shared bus 11 which are prepared in the number corresponding to the lines, the second bit replacement circuits 22-1 to 22-N are respectively arranged. There is. The facsimile image signal read out from the image signal buffer memory 16 has the second bit replacement circuits 22-1 to 22-2.
Bits are input to a circuit corresponding to the line to be sent out of -N, and bit exchange is performed here so that the bit exchange processing in the direction opposite to the bit exchange processing of the first bit exchange circuit 21 is performed. The facsimile image signal after bit replacement is converted into serial data by the parallel / serial conversion circuits 17-1 to 17-N, modulated by the modulation circuits 18-1 to 18-N, and sent to the target line.
第2図はこのような本実施例の多重ファクシミリ信号
処理装置におけるビット入れ替えの操作を説明するため
のものである。同図イはファクシミリ符号化回路14(第
1図)から出力される1ワード分のデータ(a0〜a7)を
示している。ある回線X用の符号化されたこのファクシ
ミリ画信号は、第1のビット入れ替え回路21によってこ
の回線X用にビット入れ替え処理を受ける(第2図
ロ)。すなわちこの例では、ビットa1がビットa4の位置
に移動し、ビットa4がビットa1の位置に移動する。この
ように入れ替え処理が行われたワードデータが画信号バ
ッファメモリ16の回線X用の領域に格納される。実際に
は、ワード単位でこのような操作が順次繰り返されるこ
とになる。FIG. 2 is for explaining the operation of bit exchange in the multiplex facsimile signal processing apparatus of this embodiment. Dozui shows the one-word data outputted from the facsimile coding circuit 14 (FIG. 1) (a 0 ~a 7). This coded facsimile image signal for a certain line X is subjected to a bit changing process for this line X by the first bit changing circuit 21 (FIG. 2B). That is, in this example, the bit a 1 is moved to the position of the bits a 4, bits a 4 is moved to the position of the bit a 1. The word data subjected to the replacement processing in this manner is stored in the area for the line X of the image signal buffer memory 16. In reality, such an operation is sequentially repeated in word units.
一方、回線に対するデータの送出は、画信号バッファ
メモリ16からワード単位で順次データの読み出しを行う
ことにより実行される。例えば回線X(Xは任意の値)
に送出するファクシミリ画信号の場合、画信号バッファ
メモリ16の回線X用の領域か読み出されたワードデータ
(第2図ロ)は、この回線用の並列・直列変換回路17に
供給され、ここで第1のビット入れ替え回路21と逆の操
作となるようにビットの入れ替え処理が行われる。すな
わち、この回線Xの場合には、ビットa1の位置すべき位
置のビットa4が元の位置に戻るような処理と、ビットa4
の位置すべき位置のビットa1が元の位置に戻るような処
理が行われる(第2図ハ)。この結果、同図イに示した
ワードデータと同図ハに示したワードデータは完全に一
致することになり、受信側で画像の再現が正しく行われ
る。On the other hand, the transmission of data to the line is executed by sequentially reading data from the image signal buffer memory 16 in word units. For example, line X (X is an arbitrary value)
In the case of a facsimile image signal to be sent to, the area for the line X of the image signal buffer memory 16 or the read word data (Fig. 2B) is supplied to the parallel / serial conversion circuit 17 for this line. Then, the bit swapping process is performed so that the operation is reverse to that of the first bit swapping circuit 21. That is, in the case of this line X, the processing for returning the bit a 4 at the position where the bit a 1 should be returned to the original position, and the bit a 4
Is performed such that the bit a 1 at the position to be returned to the original position returns to the original position (Fig. 2C). As a result, the word data shown in A of the figure and the word data shown in C of the figure completely match, and the image is reproduced correctly on the receiving side.
これに対して、ワードデータがバッファメモリの本来
の領域以外の領域に誤って書き込まれたり、他の領域か
ら誤って読み出しが行われた場合には、第2図ハに示す
状態のワードデータが同図イに示すワードデータとは異
なったものになってしまう。従って、これを回線に送出
しても受信側では復号後にこれを正しい画像として再現
することができない。On the other hand, when the word data is erroneously written in an area other than the original area of the buffer memory or is erroneously read from another area, the word data in the state shown in FIG. It will be different from the word data shown in FIG. Therefore, even if this is sent to the line, the receiving side cannot reproduce it as a correct image after decoding.
このように本発明によれば、符号化された後の画信号
に対してビット入れ替えの処理を行うので、符号化前の
画信号に対する同様の処理に比べて処理量が少なくて済
み、しかも簡単な操作で回線間の画像の漏洩を効果的に
防止することができる。As described above, according to the present invention, since the bit swapping process is performed on the encoded image signal, the processing amount is smaller than that of the similar process on the unencoded image signal, and it is simple. It is possible to effectively prevent leakage of images between lines by performing various operations.
第1図および第2図は本発明の一実施例を説明するため
のもので、このうち第1図は多重ファクシミリ信号処理
装置の要部を示すブロック図、第2図は第1および第2
のビット入れ替え回路のビット入れ替え処理の様子を装
置の動作が正常に行われた場合について表わした説明
図、第3図は従来用いられた多重ファクシミリ信号処理
装置の要部を示すブロック図である。 12……プロセッサ回路、 13……文字パターン発生回路、 14……ファクシミリ符号化回路、 16……バッファメモリ、 21……第1のビット入れ替え回路、 221〜22−N……第2のビット入れ替え回路。1 and 2 are for explaining one embodiment of the present invention, in which FIG. 1 is a block diagram showing a main part of a multiplex facsimile signal processing apparatus, and FIG.
FIG. 3 is an explanatory view showing a state of bit swapping processing of the bit swapping circuit when the operation of the apparatus is normally performed, and FIG. 3 is a block diagram showing a main part of a conventionally used multiplex facsimile signal processing apparatus. 12 ... Processor circuit, 13 ... Character pattern generation circuit, 14 ... Facsimile encoding circuit, 16 ... Buffer memory, 21 ... First bit replacement circuit, 221-222-N ... Second bit replacement circuit circuit.
Claims (1)
を出力する文字パターン発生回路と、 この文字パターン発生回路の出力した文字パターンを編
集して文書画像を出力する画像編集回路と、 この画像編集回路によって編集された画像を符号化して
ファクシミリ画信号とする符号化回路と、 このファクシミリ画信号を一時的に格納するバッファメ
モリと、 このバッファメモリに対するファクシミリ画信号の書き
込みおよび読み出し時に、各データワードを単位とし
て、それぞれの回線固有のビット入れ替えを書き込み時
と読み出し時で逆方向の入れ替え操作となるように実行
するデータビット入れ替え手段 とを具備することを特徴とする多重ファクシミリ信号処
理装置。1. A character pattern generating circuit for inputting a character code and outputting a character pattern, an image editing circuit for editing the character pattern output by the character pattern generating circuit and outputting a document image, and the image editing circuit. An encoding circuit that encodes the image edited by to make a facsimile image signal, a buffer memory that temporarily stores this facsimile image signal, and a data word when writing and reading the facsimile image signal to and from this buffer memory. A multi-facsimile signal processing apparatus, comprising, as a unit, data bit swapping means for performing bit swapping unique to each line so as to perform swap operations in opposite directions at the time of writing and reading.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236319A JP2676820B2 (en) | 1988-09-22 | 1988-09-22 | Multiplex facsimile signal processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236319A JP2676820B2 (en) | 1988-09-22 | 1988-09-22 | Multiplex facsimile signal processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0286259A JPH0286259A (en) | 1990-03-27 |
JP2676820B2 true JP2676820B2 (en) | 1997-11-17 |
Family
ID=16999039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63236319A Expired - Lifetime JP2676820B2 (en) | 1988-09-22 | 1988-09-22 | Multiplex facsimile signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2676820B2 (en) |
-
1988
- 1988-09-22 JP JP63236319A patent/JP2676820B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0286259A (en) | 1990-03-27 |
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