JP2676819B2 - Field effect transistor and semiconductor integrated circuit device - Google Patents
Field effect transistor and semiconductor integrated circuit deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタおよび半導体集積回
路装置に関し、特に、2次元電子ガスや2次元正孔ガス
をチャネルとして用いる電界効果トランジスタおよびこ
の電界効果トランジスタにより構成される半導体集積回
路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor and a semiconductor integrated circuit device, and more particularly to a field effect transistor using a two-dimensional electron gas or a two-dimensional hole gas as a channel and this electric field. The present invention relates to a semiconductor integrated circuit device including an effect transistor.
本発明による電界効果トランジスタは、ゲート長をLg
とするとき、 である。これによって、使用する半導体中のキャリアの
移動度によらず、理論的に最高の速度の超高速動作を実
現することができる。The field effect transistor according to the present invention has a gate length of L g
When It is. This makes it possible to realize theoretically the highest speed ultra-high speed operation regardless of the mobility of carriers in the semiconductor used.
本発明による半導体集積回路装置は、単一の半導体基
板上に異種極性および/または異種半導体により構成さ
れた電界効果トランジスタが複数形成され、 上記電界効果トランジスタのゲート長をLgとすると
き、 である。これによって、異種極性および/または異種半
導体により構成された電界効果トランジスタの動作速度
をキャリアの移動度によらない理論的に最高の速度にそ
ろえることができ、しかも各電界効果トランジスタを同
一形状とすることができる。In the semiconductor integrated circuit device according to the present invention, a plurality of field effect transistors composed of different polarities and / or different semiconductors are formed on a single semiconductor substrate, and when the gate length of the field effect transistor is L g , It is. As a result, the operating speed of the field effect transistor composed of different polarities and / or different kinds of semiconductors can be adjusted to the theoretical maximum speed independent of carrier mobility, and each field effect transistor has the same shape. be able to.
現在主流のシリコン(Si)MOSLSIにおけるMOSFETのゲ
ート長は1μm程度である。ゲート長がこの程度の場合
には、このMOSFETの動作速度はSi中のキャリアの移動度
によって支配される。ところが、Si中の電子の移動度は
ヒ化ガリウム(GaAs)中の電子の移動度の約1/5程度と
小さい。このため、Si MOSFETは、GaAs MESFETやAlGaAs
/GaAs HEMT(High Electron Mobility Transistor)の
ようなGaAsを用いた高移動度トランジスタに比べて高速
性の点で劣っている。また、将来主流となると考えられ
ている16Mビット級のダイナミックRAMのような超高集積
のSi MOSLSIにおいても、MOSFETのゲート長は約0.25μ
m程度である。ゲート長がこの程度の場合にもMOSFETの
動作速度はSi中のキャリアの移動度によって支配され、
従って高速性の点ではGaAsを用いた高移動度トランジス
タに比べてやはり劣る。The gate length of the MOSFET in the currently mainstream silicon (Si) MOS LSI is about 1 μm. At this gate length, the operating speed of this MOSFET is dominated by the mobility of carriers in Si. However, the mobility of electrons in Si is about 1/5 of the mobility of electrons in gallium arsenide (GaAs). For this reason, Si MOSFETs are GaAs MESFETs and AlGaAs
/ GaAs Compared to high mobility transistors using GaAs such as HEMT (High Electron Mobility Transistor), it is inferior in terms of high speed. Moreover, even in ultra-highly integrated Si MOS LSIs such as 16M-bit class dynamic RAM, which is expected to become the mainstream in the future, the gate length of MOSFET is about 0.25μ.
m. Even with such a gate length, the operating speed of the MOSFET is dominated by the mobility of carriers in Si,
Therefore, in terms of high speed, it is still inferior to the high mobility transistor using GaAs.
一方、Si中の正孔の移動度は電子の移動度の数分の1
程度と小さい。また、GaAs等の直接遷移型バンド構造を
持つ化合物半導体は、一般に電子の有効質量が小さく、
従って移動度が高いため、高速デバイス用の半導体材料
として期待されているが、この直接遷移型バンド構造を
持つ化合物半導体では、正孔の移動度は電子の移動度に
比べてかなり小さい。このように、siにおいてもGaAsに
おいても正孔の移動度は電子の移動度に比べて小さいの
で、電子を用いるn型FET(nチャネルFET)と正孔を用
いるp型FET(pチャネルFET)とを組み合わせて低消費
電力の相補型FETを構成する場合には、n型FETとp型FE
Tと同一形状とすると、p型FETのトランスコンダクタン
スgmはn型FETに比べて1桁程度も悪くなる。この欠点
を補うためには、p型FETのゲート幅(チャネル幅)を
n型FETのゲート幅よりも広くする等の対策を講ずる必
要が生じる。On the other hand, the mobility of holes in Si is a fraction of the mobility of electrons.
About small. In addition, a compound semiconductor having a direct transition band structure such as GaAs generally has a small effective mass of electrons,
Therefore, since it has high mobility, it is expected as a semiconductor material for high-speed devices, but in the compound semiconductor having this direct transition band structure, the hole mobility is considerably smaller than the electron mobility. As described above, since the mobility of holes in both si and GaAs is smaller than the mobility of electrons, an n-type FET (n-channel FET) that uses electrons and a p-type FET (p-channel FET) that uses holes are used. When a low power consumption complementary FET is constructed by combining and,
If it has the same shape as T, the transconductance g m of the p-type FET is about one digit worse than that of the n-type FET. In order to compensate for this drawback, it is necessary to take measures such as making the gate width (channel width) of the p-type FET wider than the gate width of the n-type FET.
以上のように、従来のみならず、今後数年間は、Si M
OSFETの動作速度はSi中のキャリアの移動度によって支
配され、このため動作速度の革新的な向上は望めないと
考えられる。As described above, Si M
The operating speed of OSFET is dominated by the mobility of carriers in Si, so it is considered that innovative improvement in operating speed cannot be expected.
また、上述のように相補型FETを構成する場合にp型F
ETのゲート幅をn型FETのゲート幅よりも広くすること
は、高集積化を図る場合には集積密度の点で不利である
ばかりでなく、LSIを設計する上でも不都合である。ま
た、配線抵抗や浮遊容量もn型FETとp型FETとで異なる
ため、これらは外因的な遅延の要因となる。In addition, when the complementary FET is formed as described above, the p-type F
Making the gate width of the ET wider than the gate width of the n-type FET is not only disadvantageous in terms of integration density when high integration is intended, but also inconvenient for LSI design. Further, since the wiring resistance and the stray capacitance are different between the n-type FET and the p-type FET, these cause an external delay.
従って本発明の目的は、キャリアの移動度によらず、
理論的に最高の速度の超高速動作を実現することができ
る電界効果トランジスタを提供することにある。Therefore, the object of the present invention is not to depend on the mobility of carriers,
An object of the present invention is to provide a field effect transistor that can realize an ultra-high speed operation that is theoretically the highest speed.
本発明の他の目的は、異種極性および/または異種半
導体により構成された電界効果トランジスタの動作速度
をキャリアの移動度によらない理論的に最高の速度にそ
ろえることができ、しかも各電界効果トランジスタを同
一形状とすることができる半導体集積回路装置を提供す
ることにある。Another object of the present invention is to adjust the operating speed of a field effect transistor composed of different polarities and / or different kinds of semiconductors to a theoretical maximum speed that does not depend on carrier mobility, and yet each field effect transistor. It is an object of the present invention to provide a semiconductor integrated circuit device that can have the same shape.
今、第3図に示すようなSi MOFSETを考える。第3図
において、符号101はp型Si基板、符号102は例えばSiO2
膜のようなゲート絶縁膜、符号103はゲート電極、符号1
04はチャネルを構成する2次元電子ガス、符号105はソ
ーズ、符号106はドレインを示す。Now consider a Si MOFSET as shown in FIG. In FIG. 3, reference numeral 101 is a p-type Si substrate, and reference numeral 102 is, for example, SiO 2.
A gate insulating film such as a film, 103 is a gate electrode, 1
Reference numeral 04 indicates a two-dimensional electron gas that constitutes a channel, reference numeral 105 indicates a sword, and reference numeral 106 indicates a drain.
この第3図に示すSi MOSFETの飽和ドレイン電流I
dsは、ソース直列抵抗Rs=0と仮定した場合、次式で表
される。Saturation drain current I of Si MOSFET shown in Fig. 3
Assuming that the source series resistance R s = 0, ds is expressed by the following equation.
ここで、β=εμWg/dLgである。ただし、εは半導体
(ここではSi)の誘電率、μはキャリア(ここでは電
子)の移動度、Wgはゲート幅、dはチャネル深さ(=ゲ
ート絶縁膜102の厚さ+2次元電子ガス104の厚さ)であ
る。また、Vslは、キャリアのドリフト速度が飽和速度V
sに達する電界Fsおよびゲート長Lgを用いて、Vsl=FsLg
と表される。この電界Fsは、飽和速度Vsおよび移動度μ
を用いて、Fs=Vs/μと表される。さらに、Vg′=Vg−V
off=qn4d/εである。ただし、Vgはゲート電圧、Voffは
しきい値電圧、qは単位電荷(電子電荷の絶対値)、ns
は2次元電子ガス104の濃度(面濃度)である。 Here, β = εμW g / dL g . Where ε is the dielectric constant of a semiconductor (here Si), μ is the mobility of carriers (here electrons), W g is the gate width, d is the channel depth (= thickness of gate insulating film 102 + two-dimensional electron gas). Thickness of 104). In addition, V sl is the carrier drift velocity is the saturation velocity V
With the electric field F s reaching s and the gate length L g , V sl = F s L g
It is expressed as This electric field F s has a saturation velocity V s and a mobility μ
Is expressed as F s = V s / μ. Furthermore, V g ′ = V g −V
off = qn 4 d / ε. Where V g is the gate voltage, V off is the threshold voltage, q is the unit charge (absolute value of electronic charge), n s
Is the concentration (area concentration) of the two-dimensional electron gas 104.
上述のSi MOSFETのトランスコンダクタンスgmは、
(1)式をVgで偏微分することにより求めることができ
る。すなわち、 ここで、最後の等号では、Fs=Vs/μの関係を用いた。The transconductance g m of the above Si MOSFET is
It can be obtained by partially differentiating the equation (1) with respect to V g . That is, Here, in the last equal sign, the relationship of F s = V s / μ was used.
結局、トランスコンダクタンスgmは、 と表すことができる。この(2)式は、Si MOSFETばか
りでなく、例えばGaAsを用いたHEMTのようなFETにも適
用することができる一般的なものである。なお、この
(2)式と同一の式は、IEEE Transactions on Electro
n Devices,vol.ED−33,no.5,pp.625−632,MAY 1986にお
いても導かれている。After all, the transconductance g m is It can be expressed as. The expression (2) is a general expression that can be applied not only to the Si MOSFET but also to an FET such as HEMT using GaAs. In addition, the same formula as this formula (2) is the IEEE Transactions on Electro
n Devices, vol.ED-33, no.5, pp.625-632, MAY 1986.
ゲート長Lgが大きい従来のFETのgmは(2)式におい
てLg→∞としたものに等しいと考えることができ、この
場合には(2)式の{ }内の第2項が消えて となる。(3)式から明らかなように、従来のFETにお
いては、Wgを一定と考えると、β、Lg、nsでgmが決めら
れる。従って、SiのμがGaAs等に比べて小さいという欠
点がgmに反映されてしまう。It can be considered that g m of the conventional FET having a large gate length L g is equal to that of L g → ∞ in the equation (2). In this case, the second term in {} of the equation (2) is Disappear Becomes As is clear from the equation (3), in the conventional FET, when W g is considered to be constant, g m is determined by β, L g , and n s . Therefore, the defect that μ of Si is smaller than that of GaAs is reflected in g m .
次に、(2)式においてLg→0とした場合には、
{ }内の第1項は消え、 となる。(4)式から明らかなように、gmはd、Vsのみ
で決まる。従って、この場合には、μがいくら小さくて
も、この欠点はgmに反映されないなお、gm≦▲g0 m▼で
ある。Next, when L g → 0 in the equation (2),
The first term in {} disappears, Becomes As is clear from the equation (4), g m is determined only by d and V s . Therefore, in this case, even if μ is much smaller, this drawback is still not reflected in g m, a g m ≦ ▲ g 0 m ▼ .
(4)式において、dは例えば数十Å程度以下に小さ
くすることができる。また、VsはSiとGaAsとでほとんど
変わらず、むしろSiの方がGaAsよりも大きい位である
(第7図参照)。このことから、既に述べたHEMTよりも
gmの高いSi MOSFETを実現することができることがわか
る。そのための条件は、(2)式の{ }内の第2項が
第1項よりも大きいことである。In the equation (4), d can be reduced to, for example, about several tens of liters or less. Also, V s is almost the same between Si and GaAs, but Si is higher than GaAs (see FIG. 7). Because of this, rather than the already mentioned HEMT
It can be seen that a Si MOSFET with high g m can be realized. The condition therefor is that the second term in {} of the equation (2) is larger than the first term.
すなわち、 であることがその条件である。(5)式を変形すると、
結局 がその条件となる。That is, Is the condition. By transforming equation (5),
After all Is the condition.
次に、(6)式を満足するLgの値について具体的に考
察する。Next, the value of L g satisfying the expression (6) will be specifically considered.
第4図A〜第4図Dは、トランスコンダクタンスgmと
ゲート長Lgとの関係を計算で求めた結果を移動度μをパ
ラメータとして示したものである。計算は、d=10、30
Å、ns=1012、1013cm-2の場合について行った。例え
ば、第4図Cに示すような典型的な条件、すなわちd=
30Å、ns=1012cm-2、μ=500cm2/Vsで考えると、gmがV
sによって決まるLgの範囲は、Lg500Åであることがわ
かる。従って、Lg500Åとすることにより、理論的に
最高のgmが得られ、これによってHEMT等に比べてより高
速動作が可能なSi MOSFETを実現することができる。な
お、第4図A〜第4図Dからわかるように、gmのLg依存
性がなくなるLgの値は、nsが大きいほど、またμが大き
いほど大きい。FIGS. 4A to 4D show the results of calculation of the relationship between the transconductance g m and the gate length L g , using the mobility μ as a parameter. Calculation is d = 10, 30
Å, n s = 10 12 , 10 13 cm -2 . For example, a typical condition as shown in FIG. 4C, that is, d =
Considering 30 Å, n s = 10 12 cm -2 , μ = 500 cm 2 / Vs, g m is V
It can be seen that the range of L g determined by s is L g 500 Å. Therefore, by setting L g 500 Å, the theoretically highest g m can be obtained, which makes it possible to realize a Si MOSFET that can operate at a higher speed than HEMT and the like. As can be seen from FIGS. 4A to 4D, the value of L g at which g m does not depend on L g is larger as n s is larger and μ is larger.
次に、第5図Aおよび第5図Bは、GaAsを用いたFET
においてGaAs層の表面から100Åの深さの所にディラッ
ク−デルタドープ層(2次元的な広がりを持った単原子
層の不純物ドープ層であり、以下、δドープ層という)
を形成した場合について(2)式を用いてgmとLgとの関
係を計算により求めた結果を示す。ここで、第5図Aは
δドープ層から発生するキャリアが電子である場合、第
5図Bはδドープ層から発生するキャリアが正孔である
場合を示す。また、δドープ層の所に形成される2次元
電子ガスまたは2次元正孔ガスの濃度nsとしては、1013
cm-2(ピーク濃度(体積濃度)で1019cm-3)を典型的な
値として用い、2次元電子ガスまたは2次元正孔ガスか
ら成るチャネルの深さdはいずれも100Åとした。さら
に、第6図より、このときの電子の移動度μnおよび正
孔の移動度μpは、μn=1000cm2/Vs、μp=100cm2/V
sととった。また、キャリアの飽和速度Vsとしては、第
7図より求められる値を用いた。なお、第6図および第
7図は、S.M.Sze,Physics of Semiconductor Devices,N
ew York:Wilev,1981から抜粋したものである。第7図に
はGaAs中の正孔の飽和速度Vsのデータは示されていない
が、GaAsとSiとの正孔の有効質量を比べるとほとんど変
わらないことおよび価電子帯の形はSiもGaAsもほとんど
変わらないことから、GaAs中の正孔のVsはSi中の正孔の
Vsとほぼ等しいと考えられる。従って、Vsで見れば電子
も正孔も変わらないとみなせる。このことから、第5図
Aおよび第5図Bの計算ではVs=1×107cm/sととっ
た。Next, FIGS. 5A and 5B show FETs using GaAs.
At 100 Å depth from the surface of the GaAs layer, a Dirac-delta doped layer (a monoatomic layer impurity-doped layer having a two-dimensional spread, hereinafter referred to as a δ-doped layer)
The results obtained by calculating the relationship between g m and L g using equation (2) in the case of forming Here, FIG. 5A shows the case where the carriers generated from the δ-doped layer are electrons, and FIG. 5B shows the case where the carriers generated from the δ-doped layer are holes. The concentration n s of the two-dimensional electron gas or the two-dimensional hole gas formed at the δ-doped layer is 10 13
cm −2 (10 19 cm −3 in peak concentration (volume concentration)) was used as a typical value, and the depth d of the channel made of the two-dimensional electron gas or the two-dimensional hole gas was 100 Å in all cases. Further, from FIG. 6, the electron mobility μ n and hole mobility μ p at this time are μ n = 1000 cm 2 / Vs, μ p = 100 cm 2 / V
I took s. The value obtained from FIG. 7 was used as the carrier saturation velocity V s . 6 and 7 show SMSze, Physics of Semiconductor Devices, N
Excerpts from ew York: Wilev, 1981. Fig. 7 does not show data of the saturation velocity V s of holes in GaAs, but it is almost the same when comparing the effective mass of holes in GaAs and Si, and the shape of the valence band is also in Si. from the fact that GaAs is also almost unchanged, V s of holes in GaAs is the hole in the Si
It is considered to be almost equal to V s . Therefore, it can be considered that neither electrons nor holes change in terms of V s . From this, V s = 1 × 10 7 cm / s in the calculation of FIGS. 5A and 5B.
第5図Aおよび第5図Bからわかるように、Lg=1×
105Åでは正孔を用いた場合のgmは電子を用いた場合のg
mの約1/10程度と小さいが、Lg<1000Åでは電子を用い
た場合も正孔を用いた場合もgmはほぼ同一の値となる。
第5図Aおよび第5図Bにおいて、Lg<1000ÅでgmのLg
依存性がなくなるのは、gmが(2)式の{ }内の第2
項で決まること、すなわちgmが(4)式で表されること
に対応している。このようにgmが(4)式で表される場
合のFETの限界周波数fは、ゲート電極とチャネルとの
間の容量をCgとすると で表される。(7)式より、Vsが電子でも正孔でもほと
んど同じであることから、電子を用いたFETも正孔を用
いたFETもVsで決まる理論的に最高の速度で動作するこ
とがわかる。上述のgmのLg依存正がなくなる条件は、
(6)式と同様な次式で表される。As can be seen from FIGS. 5A and 5B, L g = 1 ×
In 10 5 Å, g m when using holes is g when using electrons
Although it is as small as about 1/10 of m , when L g <1000 Å, g m has almost the same value regardless of whether electrons or holes are used.
In Figure 5 A and Figure 5 B, L g <at 1000Å of g m L g
The dependence disappears because g m is the second value in {} in the equation (2).
It corresponds to what is determined by the term, that is, g m is expressed by the equation (4). Thus, the limit frequency f of the FET when g m is expressed by the equation (4) is C g when the capacitance between the gate electrode and the channel is C g. It is represented by From equation (7), since V s is almost the same for both electrons and holes, it can be seen that both FETs using electrons and FETs using holes operate at theoretically the highest speed determined by V s. . The above condition that the L g dependence of g m is no longer
It is expressed by the following equation similar to equation (6).
ここで、μ*としては、電子の移動度μnおよび正孔
の移動度μpのうちの最小値を用いる。すなわち、μ*
=min(μn,μp)である。 Here, the minimum value of the electron mobility μ n and the hole mobility μ p is used as μ *. That is, μ *
= Min (μ n , μ p ).
以上はGaAsを用いたFETについての議論であるが、同
様な議論は例えばSiについても成立するものである。The above is the discussion on the FET using GaAs, but the same discussion holds for Si, for example.
本発明は、以上の検討に基づいて案出されたものであ
る。The present invention has been made based on the above study.
すなわち、本発明による電界効果トランジスタは、ゲ
ート長をLgとするとき、 である。That is, the field-effect transistor according to the present invention has a gate length L g , It is.
また、本発明による半導体集積回路装置は、単一の半
導体基板上に異種極性および/または異種半導体により
構成された電界効果トランジスタが複数形成され、 電界効果トランジスタのゲート長をLgとするとき、 である。Further, in the semiconductor integrated circuit device according to the present invention, a plurality of field effect transistors composed of different polarities and / or different kinds of semiconductors are formed on a single semiconductor substrate, and when the gate length of the field effect transistor is L g , It is.
ここで、μ*は、異種半導体の種類をi=1、2、…
…、Nで表し、各半導体中の電子の移動度および正孔の
移動度をそれぞれμn i、μp iで表すと、μ*=min(μn
1,μp 1,……,μn i,μp i,……,μn N,μp N)である。Here, μ * is the type of heterogeneous semiconductor, i = 1, 2, ...
, N, and electron mobility and hole mobility in each semiconductor are represented by μ n i and μ p i , respectively, μ * = min (μ n
1, μ p 1, ......, μ n i, μ p i, ......, μ n N, is a μ p N).
上述のように構成された本発明による電界効果トラン
ジスタにおいては、ゲート長Lgが(9)式のように選ば
れているので、トランスコンダクタンスgmはキャリアの
飽和速度で決まる最高の値となり、キャリアの移動度に
はよらない。従って、使用する半導体中のキャリアの移
動度によらず、理論的に最高の速度の超高速動作を実現
することができる。In the field effect transistor according to the present invention configured as described above, since the gate length L g is selected as shown in equation (9), the transconductance g m becomes the maximum value determined by the saturation speed of carriers, It does not depend on the mobility of the carrier. Therefore, theoretically the ultra-high speed operation of the highest speed can be realized regardless of the mobility of carriers in the semiconductor used.
また、上述のように構成された本発明による半導体集
積回路装置においては、電界効果トランジスタのゲート
長Lgが(10)式のように選ばれているので、異種極性お
よび/または異種半導体により構成された電界効果トラ
ンジスタのトランスコンダクタンスgmをキャリアの飽和
速度で決まる理論的に最高の値にそろえることができ
る。これによって、各電界効果トランジスタの動作速度
をキャリアの移動度によらない理論的に最高の速度にそ
ろえることができる。また、各電界効果トランジスタを
同一形状とすることができる。このため、この分だけ高
集積密度を図ることができる。Further, in the semiconductor integrated circuit device according to the present invention configured as described above, since the gate length L g of the field effect transistor is selected as shown in the expression (10), it is configured by different polarities and / or different semiconductors. The transconductance g m of the generated field effect transistor can be set to a theoretically maximum value determined by the saturation speed of carriers. As a result, the operating speed of each field-effect transistor can be adjusted to the theoretical maximum speed that does not depend on the carrier mobility. Further, each field effect transistor can have the same shape. Therefore, high integration density can be achieved by this amount.
以下、本発明の実施例について図面を参照しながら説
明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
実施例I 第1図Aおよび第1図Bは本発明の実施例IによるSi
MOSFETを示す。Example I FIGS. 1A and 1B show Si according to Example I of the present invention.
Shows a MOSFET.
第1図Aおよび第1図Bに示すように、この実施例I
におけるSi MOFSETにおいては、例えばp型のSi基板1
の上に例えば膜厚が700Å程度のSiO2膜のような絶縁膜
2が形成されている。この絶縁膜2には開口2aが形成さ
れている。符号3は例えば膜厚が30Å程度のSiO2膜のよ
うなゲート絶縁膜を示す。符号4は例えばタングステン
(W)のような金属から成るゲート電極を示す。このゲ
ート電極4の幅、すなわちゲート長Lgは、(9)式を満
足する値に選ばれている。具体的には、例えばLg=500
Åである。また、上記開口2aの部分におけるSi基板1中
には、ゲート電極4に対して自己整合的に例えばn+型の
ソース領域5およびドレイン領域6が形成されている。
これらのソース領域5およびドレイン領域6の上にはそ
れぞれパッド電極7、8が形成されている。また、ゲー
ト電極4の一端にもパッド電極9が形成されている。As shown in FIGS. 1A and 1B, this Example I
In Si MOFSET in, for example, p-type Si substrate 1
An insulating film 2 such as a SiO 2 film having a film thickness of about 700 Å is formed on top of this. An opening 2a is formed in this insulating film 2. Reference numeral 3 indicates a gate insulating film such as a SiO 2 film having a film thickness of about 30 Å. Reference numeral 4 indicates a gate electrode made of a metal such as tungsten (W). The width of the gate electrode 4, that is, the gate length L g is selected to a value that satisfies the expression (9). Specifically, for example, L g = 500
Å. In the Si substrate 1 in the opening 2a, for example, an n + type source region 5 and a drain region 6 are formed in self-alignment with the gate electrode 4.
Pad electrodes 7 and 8 are formed on the source region 5 and the drain region 6, respectively. A pad electrode 9 is also formed on one end of the gate electrode 4.
次に、上述のように構成された実施例IによるSi MOS
FETの製造方法の一例について説明する。Next, the Si MOS according to Example I configured as described above
An example of the method of manufacturing the FET will be described.
第2図Aに示すように、まずp型Si基板1の全面に例
えば熱酸化法やCVD法により絶縁膜2を形成する。As shown in FIG. 2A, first, the insulating film 2 is formed on the entire surface of the p-type Si substrate 1 by, for example, the thermal oxidation method or the CVD method.
次に第2図Bに示すように、この絶縁膜2の所定部分
をエッチング除去して開口2aを形成する。Next, as shown in FIG. 2B, a predetermined portion of the insulating film 2 is removed by etching to form an opening 2a.
次に第2図Cに示すように、例えばCVD法により全面
に例えばSiO2膜のような絶縁膜3を形成した後、この絶
縁膜3の上に例えばスパッタ法や蒸着法により例えばW
のような金属膜10を形成する。この後、図示省略した電
子ビーム照射装置の高真空に排気された試料室内に例え
ばアルキルナフタレンのような原料ガスを導入し、この
試料室内においてこの原料ガス雰囲気中で上記金属膜10
にビーム径を細く絞った電子ビーム11を所定パターンで
照射する。この電子ビーム11の加速電圧は例えば6kV程
度であり、ビーム電流は例えば20μA程度である。ま
た、上記原料ガス雰囲気の圧力は例えば10-5〜10-8Torr
であり、標準的には10-7Torrである。この電子ビーム11
の照射により上記原料ガスが分解して炭化水素系の物質
が上記金属膜10の上に生成し、これによってこの炭化水
素系の物質から成る極微細幅のレジスト12が形成され
る。このレジスタ12は優れた耐ドライエッチング性を有
する。Next, as shown in FIG. 2C, after an insulating film 3 such as a SiO 2 film is formed on the entire surface by, for example, a CVD method, a W film is formed on the insulating film 3 by, for example, a sputtering method or an evaporation method.
To form a metal film 10. After that, a source gas such as alkylnaphthalene is introduced into a sample chamber evacuated to a high vacuum of an electron beam irradiation device (not shown), and the metal film 10 is placed in the source gas atmosphere in the sample chamber.
The electron beam 11 whose beam diameter is narrowed is irradiated to a predetermined pattern. The acceleration voltage of the electron beam 11 is, for example, about 6 kV, and the beam current is, for example, about 20 μA. The pressure of the source gas atmosphere is, for example, 10 −5 to 10 −8 Torr.
And is typically 10 -7 Torr. This electron beam 11
The source gas is decomposed by the irradiation to generate a hydrocarbon-based substance on the metal film 10, whereby a resist 12 having an extremely fine width made of this hydrocarbon-based substance is formed. This register 12 has excellent dry etching resistance.
次に、このレジスト12をマスクとして上記金属膜10お
よび絶縁膜3を例えばCF4系のエッチングガスを用いた
反応性イオンエッチング(RIE)法により基板表面と垂
直方向に異方性エッチングして、第2図Dに示すよう
に、(9)式を満足するゲート長Lgを有する極微細幅の
ゲート電極4を形成する。この後、レジスト12をエッチ
ング除去する。Next, using the resist 12 as a mask, the metal film 10 and the insulating film 3 are anisotropically etched in a direction perpendicular to the substrate surface by, for example, a reactive ion etching (RIE) method using a CF 4 -based etching gas, As shown in FIG. 2D, a gate electrode 4 having an extremely fine width and having a gate length L g satisfying the expression (9) is formed. After that, the resist 12 is removed by etching.
次に、例えばプラズマCVD法により全面に例えばリン
(P)のようなn型不純物の膜を形成した後、例えばXe
Clエキシマレーザーによるパルスレーザービーム(波長
308nm)を全面に照射する。このパルスレーザービーム
の照射により半導体基板1の表面層が瞬間的に高温に加
熱され、その結果、上述のn型不純物の膜が直接接して
いる半導体基板1中にこのn型不純物が極めて浅く、し
かも高濃度にドーピングされる。これによって、第2図
Eに示すように、深さが例えば100Å程度と極めて浅く
かつ高不純物濃度のソース領域5およびドレイン領域6
がゲート電極4に対して自己整合的に形成される。な
お、このような不純物ドーピング法は、LIMPID(Laser
Induced Melting of Predeposited Impurity Doping)
法と呼ばれているものである。また、これらのソース領
域5およびドレイン領域6は、上述のLIMPID法以外の方
法、例えば低エネルギーのイオン注入法により形成する
ことも可能である。Next, after forming a film of an n-type impurity such as phosphorus (P) on the entire surface by, for example, plasma CVD method, for example, Xe
Pulsed laser beam (wavelength by Cl excimer laser
308 nm) is applied to the entire surface. The surface layer of the semiconductor substrate 1 is instantaneously heated to a high temperature by the irradiation of the pulsed laser beam, and as a result, the n-type impurity is extremely shallow in the semiconductor substrate 1 in direct contact with the film of the n-type impurity described above. Moreover, it is highly doped. As a result, as shown in FIG. 2E, the source region 5 and the drain region 6 having an extremely shallow depth of about 100 Å and a high impurity concentration,
Are formed in self-alignment with the gate electrode 4. It should be noted that such an impurity doping method is used for the LIMPID (Laser
Induced Melting of Predeposited Impurity Doping)
It is called the law. The source region 5 and the drain region 6 can also be formed by a method other than the above LIMPID method, for example, a low energy ion implantation method.
この後、第1図Aおよび第1図Bに示すように、パッ
ド電極7、8、9を形成して目的とするSi MOSFETを完
成させる。Thereafter, as shown in FIGS. 1A and 1B, pad electrodes 7, 8 and 9 are formed to complete the target Si MOSFET.
この実施例Iによれば、上述のようにゲート長Lgが
(9)式を満足するように選ばれているので、Si中のキ
ャリアの飽和速度Vsで決まる理論的に最高のトランスコ
ンダクンスgmを得ることができる。これによって、電子
の移動度がGaAsに比べて小さいSiを用いているにもかか
わらず、1T Hz程度の超高速動作を実現することがで
き、HEMT以上の高性能のSi MOSFETを実現することがで
きる。According to this Example I, since the gate length L g is selected so as to satisfy the equation (9) as described above, the theoretically highest transconductance determined by the saturation velocity V s of the carriers in Si. You can get the resistance g m . As a result, it is possible to realize ultra-high-speed operation at about 1 THz even though Si, which has a lower electron mobility than GaAs, is used. it can.
実施例II 第8図Aおよび第8図Bは、本発明の実施例IIにより
相補型MOSFETを示す。Example II FIGS. 8A and 8B show a complementary MOSFET according to Example II of the present invention.
第8図Aおよび第8図Bに示すように、この実施例II
による相補型MOSFETにおいては、例えばp型のSi基板1
上に実施例1と同様な構成のnチャネルMOSFETQ1が形成
されている。また、Si基板1中にはnウエル13が形成さ
れている。そして、絶縁膜2に形成された開口2bの部分
におけるこのnウエル13に、例えばWのような金属から
成るゲート電極14とこのゲート電極14に対して自己整合
的に形成されたソース領域15およびドレイン領域16とか
ら成るpチャネルMOSFETQ2が形成されている。符号17、
18、19はパッド電極を示す。これらのnチャネルMOSFET
Q1およびpチャネルMOSFETQ2により、相補型MOSFETが構
成される。第9図にこの相補型MOSFETの等価回路を示
す。なお、第9図において、VDDは電源電圧、Vinはゲー
ト入力電圧、Voutは出力電圧である。As shown in FIGS. 8A and 8B, this Example II
In the complementary MOSFET by, for example, a p-type Si substrate 1
An n-channel MOSFET Q 1 having the same configuration as that of the first embodiment is formed on the top. An n well 13 is formed in the Si substrate 1. Then, in the n well 13 in the opening 2b formed in the insulating film 2, a gate electrode 14 made of a metal such as W and a source region 15 formed in self-alignment with the gate electrode 14 and A p-channel MOSFET Q 2 including the drain region 16 is formed. Reference numeral 17,
Reference numerals 18 and 19 denote pad electrodes. These n-channel MOSFETs
Q 1 and p-channel MOSFET Q 2 form a complementary MOSFET. FIG. 9 shows an equivalent circuit of this complementary MOSFET. In FIG. 9, V DD is the power supply voltage, V in is the gate input voltage, and V out is the output voltage.
この実施例IIにおいては、nチャネルMOSFETQ1のゲー
ト長LgnおよびpチャネルMOSFETQ2のゲート長Lgpは、い
ずれも(10)式を満足する同一の値に選ばれている。た
だし、(10)式のμ*は、μ*=min(μn si,μp si)=
μp siを用いる。(10)式を満足するゲート長Lgn、Lgp
の値は、具体的には例えば500Å程度である。また、n
チャネルMOSFETQ1のゲート幅WgnおよびpチャネルMOSFE
TQ2のゲート幅Wgpも同一の値に選ばれている。In this Example II, the gate length L gn of the n-channel MOSFET Q 1 and the gate length L gp of the p-channel MOSFET Q 2 are both set to the same value that satisfies the expression (10). However, μ * in the equation (10) is μ * = min (μ n si , μ p si ) =
Use μ p si . Gate lengths L gn and L gp that satisfy equation (10)
The value of is, for example, about 500Å. Also, n
Gate width W gn of channel MOSFET Q 1 and p-channel MOSFE
The gate width W gp of TQ 2 is also selected to be the same value.
次に、上述のように構成されたこの実施例IIによる相
補型MOSFETの製造方法の一例について説明する。Next, an example of a method of manufacturing the complementary MOSFET according to the embodiment II configured as described above will be described.
第8図Aおよび第8図Bに示すように、まずSi基板1
に例えばイオン注入によりnウエル13を形成した後、Si
基板1上に絶縁膜2を形成する。次に、この絶縁膜2に
開口2a、2bを形成する。次に、全面にゲート絶縁膜3を
形成した後、このゲート絶縁膜3の上に例えばWのよう
な金属膜を形成する。次に、実施例1と同様な方法でこ
れらの金属膜およびゲート絶縁膜3を順次所定形状にパ
ターンニングして極微細幅のゲート電極4、14を形成す
る。次に、nウエル13の部分の表面をマスクで覆った状
態で例えば実施例1で述べたLIMPID法によりゲート電極
4に対して自己整合的に例えばn+型のソース領域5およ
びドレイン領域6を形成する。次に、例えばホウ素
(B)のようなp型不純物を用いたLIMPID法によりゲー
ト電極14に対して自己整合的に例えばp+型のソース領域
15およびドレイン領域16を形成する。この後、パッド電
極7、8、9、17、18、19を形成して、目的とする相補
型MOSFETを完成させる。As shown in FIGS. 8A and 8B, first, the Si substrate 1
After forming the n-well 13 by, for example, ion implantation,
The insulating film 2 is formed on the substrate 1. Next, openings 2a and 2b are formed in this insulating film 2. Next, after forming the gate insulating film 3 on the entire surface, a metal film such as W is formed on the gate insulating film 3. Next, the metal film and the gate insulating film 3 are sequentially patterned into a predetermined shape in the same manner as in Example 1 to form gate electrodes 4 and 14 having an extremely fine width. Next, with the surface of the n well 13 covered with a mask, for example, the n + type source region 5 and drain region 6 are self-aligned with the gate electrode 4 by the LIMPID method described in the first embodiment. Form. Next, for example, a p + type source region is self-aligned with the gate electrode 14 by the LIMPID method using a p-type impurity such as boron (B).
15 and drain region 16 are formed. After that, pad electrodes 7, 8, 9, 17, 18, and 19 are formed to complete the intended complementary MOSFET.
この実施例IIによれば、nチャネルMOSFETQ1のゲート
長LgnおよびpチャネルMOSFETQ2のゲート長Lgpはいずれ
も(10)式を満足する値に選ばれているので、これらの
nチャネルMOSFETQ1およびpチャネルMOSFETQ2はいずれ
も飽和速度Vsで決まる理論的に最高のトランスコンダク
タンスgmを有する。従って、これらのnチャネルMOSFET
Q1およびpチャネルMOSFETQ2はいずれも理論的に最高の
速度で超高速動作をする。これによって、超高速動作が
可能な相補型MOSFETを実現することができる。また、既
に述べたように、従来は、相補型MOSFETの高速化を図る
ためには、pチャネルMOSFETのゲート幅を大きくする必
要があるため、pチャネルMOSFETの形状はnチャネルMO
SFETに比べてかなり大きくならざるを得なかったが、こ
の実施例IIによれば、pチャネルMOSFETQ2のゲート幅を
nチャネルMOSFETQ1のゲート幅と同一にすることができ
る。すなわち、pチャネルMOSFETQ2をnチャネルMOSFET
Q1と同一形状にすることができる。これによって、相補
型MOSFETの集積密度の向上を図ることができる。According to this Example II, since the gate length L gn of the n-channel MOSFET Q 1 and the gate length L gp of the p-channel MOSFET Q 2 are both selected to satisfy the equation (10), these n-channel MOSFET Q 1 Both the 1- and p-channel MOSFET Q 2 have the theoretically highest transconductance g m determined by the saturation speed V s . Therefore, these n-channel MOSFETs
Both Q 1 and p-channel MOSFET Q 2 operate at ultra-high speeds at theoretically highest speeds. As a result, it is possible to realize a complementary MOSFET capable of ultra-high speed operation. Further, as described above, conventionally, in order to increase the speed of the complementary MOSFET, it is necessary to increase the gate width of the p-channel MOSFET.
Inevitably, the gate width of the p-channel MOSFET Q 2 can be made the same as that of the n-channel MOSFET Q 1 according to this Example II, although it must be considerably larger than that of the SFET. That is, p-channel MOSFET Q 2 is replaced with n-channel MOSFET
Can have the same shape as Q 1 . As a result, the integration density of complementary MOSFETs can be improved.
実施例III 第10図は本発明の実施例IIIを示す。この実施例III
は、GaAsを用いたFETにより構成される相補型FETに本発
明を適用した実施例である。Example III FIG. 10 shows Example III of the present invention. This Example III
Is an embodiment in which the present invention is applied to a complementary FET composed of a FET using GaAs.
第10図に示すように、この実施例IIIにおいては、半
絶縁性GaAs基板20上にアンドープのGaAs層21、22が形成
され、これらのGaAs層21、22の上にそれぞれn型AlxGa
1-xAs(0<x<1)層23およびp型AlxGa1-xAs層24が
形成されている。符号25、26はショットキーゲート電
極、符号27、28はソース電極、符号29、30はドレイン電
極を示す。これらのGaAs層21、n型AlxGa1-xAs層23、シ
ョットキーゲート電極25、ソース電極27およびドレイン
電極29により、電子を用いたn型のFET(HEMT)が構成
されている。このn型のFETは、n型AlxGa1-xAs層23か
ら供給される電子によりこのn型AlxGa1-xAs層23との界
面近傍のGaAs層21中に形成される2次元電子ガス31をチ
ャネルとして用いる。一方、GaAs層22、p型AlxGa1-xAs
層24、ショットキーゲート電極26、ソース電極28および
ドレイン電極30により、正孔を用いたp型のFETが構成
されている。このp型のFETは、p型AlxGa1-xAs層24か
ら供給される正孔によりこのp型AlxGa1-xAs層24との界
面近傍のGaAs層22中に形成される2次元正孔ガス32をチ
ャネルとして用いる。上述のn型FETとこのp型FETとに
より、第9図に示すと同様な相補型FETが構成されてい
る。As shown in FIG. 10, in this embodiment III, undoped GaAs layers 21 and 22 are formed on a semi-insulating GaAs substrate 20, and n-type Al x Ga is formed on these GaAs layers 21 and 22, respectively.
A 1-x As (0 <x <1) layer 23 and a p-type Al x Ga 1-x As layer 24 are formed. Reference numerals 25 and 26 are Schottky gate electrodes, reference numerals 27 and 28 are source electrodes, and reference numerals 29 and 30 are drain electrodes. The GaAs layer 21, the n-type Al x Ga 1-x As layer 23, the Schottky gate electrode 25, the source electrode 27, and the drain electrode 29 form an n-type FET (HEMT) using electrons. This n-type FET is formed in the GaAs layer 21 near the interface with the n-type Al x Ga 1-x As layer 23 by the electrons supplied from the n-type Al x Ga 1-x As layer 23. The dimensional electron gas 31 is used as a channel. On the other hand, GaAs layer 22, p-type Al x Ga 1-x As
The layer 24, the Schottky gate electrode 26, the source electrode 28, and the drain electrode 30 form a p-type FET using holes. The p-type FET is formed in the GaAs layer 22 near the interface with the p-type Al x Ga 1-x As layer 24 by the holes supplied from the p-type Al x Ga 1-x As layer 24. The two-dimensional hole gas 32 is used as a channel. The n-type FET and the p-type FET described above form a complementary FET similar to that shown in FIG.
この実施例IIIにおいては、n型FETのゲート長Lgnお
よびp型FETのゲート長Lgpは、いずれも(10)式を満足
する同一の値に選ばれている。ただし、(10)式のμ*
は、μ*=min(μn GaAs,μp GaAs)=μp GaAsを用い
る。In this Example III, the gate length L gn of the n-type FET and the gate length L gp of the p-type FET are both set to the same value satisfying the expression (10). However, μ * in equation (10)
Uses μ * = min (μ n GaAs , μ p GaAs ) = μ p GaAs .
次に、上述のように構成されたこの実施例IIIによる
相補型FETの製造方法の一例について説明する。Next, an example of a method of manufacturing the complementary FET according to the embodiment III configured as described above will be described.
第10図に示すように、まず半絶縁性GaAs基板20の全面
にアンドープのGaAs層21およびn型AlxGa1-xAs層23を例
えば分子線エピタキシー(MBE)法や有機金属化学気相
成長(MOCVD)法により順次形成する。次に、これらの
n型AlxGa1-xAs層23およびGaAs層21の所定部分をエッチ
ング除去した後、エッチングにより残されたn型AlxGa
1-xAs層23の表面をマスクで覆い、この状態でMBE法やMO
CVD法により全面にアンドープのGaAs層22およびp型Alx
Ga1-xAs層24を形成する。次に、これらのp型AlxGa1-xA
s層24およびGaAs層22の所定部分をエッチング除去して
第10図に示す形状とする。この後、ショットキーゲート
電極25、26、ソース電極27、28およびドレイン電極29、
30を形成して目的とする相補型FETを完成させる。As shown in FIG. 10, first, an undoped GaAs layer 21 and an n-type Al x Ga 1-x As layer 23 are formed on the entire surface of the semi-insulating GaAs substrate 20, for example, by molecular beam epitaxy (MBE) method or metal organic chemical vapor phase. Sequentially formed by growth (MOCVD) method. Next, after removing the predetermined portions of the n-type Al x Ga 1-x As layer 23 and the GaAs layer 21 by etching, the n-type Al x Ga left by the etching is removed.
The surface of the 1-x As layer 23 is covered with a mask, and in this state, MBE method or MO
Undoped GaAs layer 22 and p-type Al x on the entire surface by the CVD method
The Ga 1-x As layer 24 is formed. Next, these p-type Al x Ga 1-x A
Predetermined portions of the s layer 24 and the GaAs layer 22 are removed by etching to obtain the shape shown in FIG. After this, the Schottky gate electrodes 25, 26, the source electrodes 27, 28 and the drain electrode 29,
Form 30 to complete the desired complementary FET.
この実施例IIIにおいては、n型FETのゲート長Lgnお
よびp型FETのゲート長Lgpはいずれも(10)式を満足す
る値に選ばれているので、これらのn型FETおよびp型F
ETはいずれもGaAs中の電子または正孔の飽和速度Vsで決
まる理論的に最高のトランスコンダクタンスgmを有す
る。従って、これらのn型FETおよびp型FETはいずれも
理論的に最高の速度で超高速動作をする。これによっ
て、実施例IIと同様に、超高速動作が可能な相補型PET
を実現することができる。しかも、実施例IIと同様に、
p型FETをn型FETと同一形状にすることができるので、
その分だけ相補型FETの集積密度の向上を図ることがで
きる。In this Example III, the gate length L gn of the n-type FET and the gate length L gp of the p-type FET are both selected to satisfy the expression (10), so that these n-type FET and p-type FET F
Both ETs have theoretically the highest transconductance g m determined by the saturation velocity V s of electrons or holes in GaAs. Therefore, both these n-type FET and p-type FET operate at theoretically the highest speed and at ultra-high speed. As a result, similar to Example II, the complementary PET that enables ultra-high-speed operation
Can be realized. Moreover, as in Example II,
Since the p-type FET can have the same shape as the n-type FET,
Therefore, the integration density of complementary FETs can be improved accordingly.
なお、この実施例IIIにおいては、2次元電子ガスま
たは2次元正孔ガスにより構成されるチャネルの深さd
は、ゲート長Lgn、Lgpの約1/3程度以下に選ばれてい
る。これは、チャネル深さdがゲート長Lgn、Lgpの約1/
3程度以上であると、FETがオフすべきときにチャネルが
閉じなくなるためである。In this Example III, the depth d of the channel formed by the two-dimensional electron gas or the two-dimensional hole gas was d.
Is selected to be about 1/3 or less of the gate lengths L gn and L gp . This is because the channel depth d is about 1 / of the gate lengths L gn and L gp.
This is because if it is about 3 or more, the channel will not close when the FET should be turned off.
実施例IV 第11図は本発明の実施例IVを示す。この実施例IVは、
単一のSi基板上にSi系素子とGaAs系素子とを集積した光
電子集積回路(OEIC)に本発明を適用した実施例であ
る。Example IV FIG. 11 shows Example IV of the present invention. This Example IV
It is an embodiment in which the present invention is applied to an optoelectronic integrated circuit (OEIC) in which Si-based elements and GaAs-based elements are integrated on a single Si substrate.
第11図に示すように、この実施例IVによるOEICにおい
ては、Si基板1の一部にGaAs/AlGaAs層33が形成されて
いる。そして、Si基板1上にはSi MOSFET回路34が形成
され、GaAs/AlGaAs層33にはGaAs FET回路35およびレー
ザーダイオードアレイまたはフォトディテクターアレイ
36が形成されている。符号37は配線を示す。As shown in FIG. 11, in the OEIC according to Example IV, a GaAs / AlGaAs layer 33 is formed on a part of the Si substrate 1. Then, the Si MOSFET circuit 34 is formed on the Si substrate 1, and the GaAs / AlGaAs layer 33 has the GaAs FET circuit 35 and the laser diode array or photodetector array.
36 are formed. Reference numeral 37 indicates wiring.
第12図はレーザーダイオードアレイの回路構成例を示
す。第12図において、符号LDはレーザーダイオード、符
号R1は抵抗、符号Q3はノーマリーオフのGaAs FETを示
す。レーザーダイオードLDは、例えばGaAs/AlGaAs系ダ
ブルヘテロ接合レーザーである。また、GaAs FETQ3のゲ
ートには、Si MOSFET回路34を構成するSi MOSFETから出
力されるゲート電圧VGが印加される。GaAs FETQ3のゲー
トへのゲート電圧VGの入力とレーザーダイオードLDから
のレーザー光出力Lとの関係を第13図に示す。次に、第
14図はフォトディテクターアレイの回路構成例を示す。
第14図において、符号R2は抵抗、符号Q4はノーマリーオ
フのGaAs FET、符号Dはフォトダイオードを示す。これ
らの抵抗R2およびGaAs FETQ4から成るインバータの出力
Voutは、Si MOSFET回路34により増幅される。符号R3は
抵抗、符号Q5はSi MOSFET回路34のSi MOSFETを示す。フ
ォトダイオードDへのレーザー光入力L′とGaAs FETQ4
のゲートへのゲート電圧VGの入力と出力Voutとの関係を
第15図に示す。FIG. 12 shows a circuit configuration example of a laser diode array. In FIG. 12, LD is a laser diode, R 1 is a resistor, and Q 3 is a normally-off GaAs FET. The laser diode LD is, for example, a GaAs / AlGaAs double heterojunction laser. Further, the gate voltage V G output from the Si MOSFETs forming the Si MOSFET circuit 34 is applied to the gate of the GaAs FET Q 3 . FIG. 13 shows the relationship between the input of the gate voltage V G to the gate of the GaAs FET Q 3 and the laser light output L from the laser diode LD. Next,
Figure 14 shows the circuit configuration of the photo detector array.
In FIG. 14, reference symbol R 2 is a resistor, reference symbol Q 4 is a normally-off GaAs FET, and reference symbol D is a photodiode. The output of the inverter consisting of these resistors R 2 and GaAs FET Q 4
V out is amplified by the Si MOSFET circuit 34. Reference numeral R 3 indicates a resistor, and reference numeral Q 5 indicates a Si MOSFET of the Si MOSFET circuit 34. Laser light input L'to photodiode D and GaAs FETQ 4
FIG. 15 shows the relationship between the input of the gate voltage V G to the gate of and the output V out .
この実施例IVにおいては、Si MOSFET回路34を構成す
るSi MOSFETのゲート長およびGaAs FET回路35を構成す
るGaAs FETのゲート長は、(10)式を満足する値に選ば
れている。この場合、(10)式のμ*としては、Si MOS
FETおよびGaAs FETともにn型のものとn型のものとが
存在するとすると、μ*=min(μn si,μp si,μn GaAs,
μp GaAs)=μp GaAsを用いる。In this Example IV, the gate length of the Si MOSFET that constitutes the Si MOSFET circuit 34 and the gate length of the GaAs FET that constitutes the GaAs FET circuit 35 are selected to satisfy the formula (10). In this case, as μ * in equation (10), Si MOS
If there are n-type and n-type FETs and GaAs FETs, μ * = min (μ n si , μ p si , μ n GaAs ,
μ p GaAs ) = μ p GaAs is used.
この実施例IVによれば、Si MOSFETもGaAs FETも飽和
速度Vsで決まる理論的に最高のトランスコンダクタンス
gmを有し、従ってこれらのSi MOSFETおよびGaAs FETは
理論的に最高の速度で超高速動作させることができる。
しかも、これらのSi MOSFETおよびGaAs FETはいずれも
同一形状とすることができるので、高集積密度のOEICを
実現することができる。According to this Example IV, both the Si MOSFET and the GaAs FET have theoretically the highest transconductance determined by the saturation speed V s.
Having g m , therefore these Si MOSFETs and GaAs FETs can be operated at ultra-high speeds at theoretically highest speeds.
Moreover, since these Si MOSFETs and GaAs FETs can have the same shape, an OEIC with high integration density can be realized.
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present invention are possible.
例えば、本発明は、SiやGaAs以外の半導体(例えば、
ゲルマニウム(Ge))を用いたFETにも適用することが
可能である。また、本発明は、例えばGaAsを用いたショ
ットキーゲート型FET、すなわちGaAs MESFETにも適用す
ることができる。この場合、既に述べたようにチャネル
深さdをゲート長の約1/3以下程度にする必要がある。
例えば、ゲート長が1000Å程度であるとすると、チャネ
ル深さdは約300Å程度にする必要がある。ゲート長が5
00Å程度以下の場合には、チャネル深さdは約150Å程
度以下にしなければならない。このような場合には、δ
ドープ層を用いる必要がある。第16図はその例を示す。
この第16図においては、半絶縁性GaAs層20の上に形成さ
れたアンドープのGaAs層21の表面から深さd1、d2の所に
δドープ層38、39が形成されている。d1、d2は、具体的
には例えばそれぞれ10Å、30Åである。この場合、δド
ープ層38は、GaAs層21の表面に電子を供給するためのも
のである。一方、δドープ層39の所に形成される2次元
電子ガスによりチャネルが構成される。なお、第16図に
おいて、符号40はショットキーゲート電極、符号41、42
はそれぞれソース電極およびドレイン電極を示す。For example, the present invention is directed to semiconductors other than Si and GaAs (for example,
It can also be applied to FETs using germanium (Ge). The present invention can also be applied to a Schottky gate type FET using GaAs, that is, a GaAs MESFET. In this case, as described above, the channel depth d needs to be about 1/3 or less of the gate length.
For example, if the gate length is about 1000Å, the channel depth d needs to be about 300Å. Gate length is 5
When it is about 00Å or less, the channel depth d must be about 150Å or less. In such cases, δ
It is necessary to use a doped layer. Figure 16 shows an example.
In FIG. 16, δ-doped layers 38 and 39 are formed at depths d 1 and d 2 from the surface of the undoped GaAs layer 21 formed on the semi-insulating GaAs layer 20. Specifically, d 1 and d 2 are, for example, 10Å and 30Å, respectively. In this case, the δ-doped layer 38 is for supplying electrons to the surface of the GaAs layer 21. On the other hand, a channel is formed by the two-dimensional electron gas formed at the δ-doped layer 39. In FIG. 16, reference numeral 40 is a Schottky gate electrode, and reference numerals 41 and 42.
Indicates a source electrode and a drain electrode, respectively.
以上述べたように、本発明による電界効果トランジス
タによれば、使用する半導体中のキャリアの移動度によ
らず、理論的に最高の速度の超高速動作を実現すること
ができる。As described above, according to the field effect transistor of the present invention, it is possible to realize a theoretically highest speed of ultra-high speed operation regardless of the mobility of carriers in the semiconductor used.
また、本発明による半導体集積回路装置によれば、異
種極性および/または異種半導体により構成された電界
効果トランジスタの動作速度をキャリアの移動度によら
ない理論的に最高の速度にそろえることができ、しかも
各電界効果トランジスタを同一形状とすることができ
る。Further, according to the semiconductor integrated circuit device of the present invention, the operating speed of the field effect transistor composed of different kinds of polarities and / or different kinds of semiconductors can be adjusted to a theoretical maximum speed independent of carrier mobility. Moreover, each field effect transistor can have the same shape.
第1図Aは本発明の実施例IによるSi MOSFETを示す平
面図、第1図Bは第1図AのX−X線に沿っての断面
図、第2図A〜第2図Eは第1図Aおよび第1図Bに示
すSi MOSFETの製造方法の一例を工程順に示す断面図、
第3図はトランスコンダクタンスの計算に用いたモデル
を示す斜視図、第4図A〜第4図Dは種々の条件に対し
て計算により求めたトランスコンダクタンスとゲート長
との関係を示すグラフ、第5図Aはδドープ層から発生
される電子を用いるGaAs系FETのトランスコンダクタン
スとゲート長との関係を示すグラフ、第5図Bはδドー
プ層から発生される正孔を用いるGaAs系FETのトランス
コンダクタンスとゲート長との関係を示すグラフ、第6
図はGaAs中のキャリアの移動度と不純物濃度との関係を
示すグラフ、第7図はキャリアのドリフト速度と電界と
の関係を示すグラフ、第8図Aは本発明の実施例IIによ
る相補型FETを示す平面図、第8図Bは第8図AのY−
Y線に沿っての断面図、第9図は第8図Aおよび第8図
Bに示す相補型FETの等価回路を示す回路図、第10図は
本発明の実施例IIIによる相補型FETを示す断面図、第11
図は本発明の実施例IVによるOEICを示す斜視図、第12図
は第11図に示すOEICのレーザーダイオード系回路の構成
例を示す回路図、第13図は第12図に示すレーザーダイオ
ード系回路におけるゲート入力とレーザー光出力との関
係を示す波形図、第14図は第11図に示すOEICのフォトデ
ィテクター系回路の構成例を示す回路図、第15図は第14
図に示すフォトディテクター系回路におけるレーザー光
入力とゲート入力と出力との関係を示す波形図、第16図
は本発明の変形例を説明するための断面図を示す。 図面における主要な符号の説明 1:Si基板、4、14:ゲート電極、25、26:ショットキーゲ
ート電極、5、15:ソース領域、6、16:ドレイン領域。1A is a plan view showing a Si MOSFET according to Example I of the present invention, FIG. 1B is a cross-sectional view taken along line XX of FIG. 1A, and FIGS. Sectional drawing which shows an example of the manufacturing method of Si MOSFET shown to FIG. 1A and FIG. 1B in process order,
FIG. 3 is a perspective view showing a model used for calculation of transconductance, and FIGS. 4A to 4D are graphs showing relations between transconductance and gate length calculated by various conditions. FIG. 5A is a graph showing the relationship between the transconductance and the gate length of a GaAs-based FET that uses electrons generated from the δ-doped layer, and FIG. 5B is a graph of a GaAs-based FET that uses holes generated from the δ-doped layer. Graph showing the relationship between transconductance and gate length, 6th
FIG. 8 is a graph showing the relationship between carrier mobility and impurity concentration in GaAs, FIG. 7 is a graph showing the relationship between carrier drift velocity and electric field, and FIG. 8A is a complementary type according to Example II of the present invention. FIG. 8B is a plan view showing the FET, and FIG.
FIG. 9 is a sectional view taken along line Y, FIG. 9 is a circuit diagram showing an equivalent circuit of the complementary FET shown in FIGS. 8A and 8B, and FIG. 10 is a complementary FET according to a third embodiment of the present invention. Sectional view shown, No. 11
12 is a perspective view showing an OEIC according to Embodiment IV of the present invention, FIG. 12 is a circuit diagram showing a configuration example of a laser diode system circuit of the OEIC shown in FIG. 11, and FIG. 13 is a laser diode system shown in FIG. FIG. 14 is a waveform diagram showing the relationship between the gate input and the laser light output in the circuit, FIG. 14 is a circuit diagram showing a configuration example of the photodetector system circuit of the OEIC shown in FIG. 11, and FIG.
FIG. 16 is a waveform diagram showing the relationship between laser light input, gate input and output in the photodetector system circuit shown in FIG. 16, and FIG. 16 is a sectional view for explaining a modification of the present invention. Description of main symbols in the drawings 1: Si substrate, 4, 14: gate electrode, 25, 26: Schottky gate electrode, 5, 15: source region, 6, 16: drain region.
Claims (2)
たは異種半導体により構成された電界効果トランジスタ
が複数形成され、上記電界効果トランジスタのゲート長
をLgとするとき、 であることを特徴とする半導体集積回路装置。2. A plurality of field effect transistors composed of different polarities and / or different kinds of semiconductors are formed on a single semiconductor substrate, and when the gate length of the field effect transistor is L g , And a semiconductor integrated circuit device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63235423A JP2676819B2 (en) | 1988-09-20 | 1988-09-20 | Field effect transistor and semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP63235423A JP2676819B2 (en) | 1988-09-20 | 1988-09-20 | Field effect transistor and semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0282653A JPH0282653A (en) | 1990-03-23 |
JP2676819B2 true JP2676819B2 (en) | 1997-11-17 |
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---|---|---|---|---|
KR100650867B1 (en) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | Narrow width metal oxide semiconductor transistor |
-
1988
- 1988-09-20 JP JP63235423A patent/JP2676819B2/en not_active Expired - Fee Related
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JPH0282653A (en) | 1990-03-23 |
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