JP2672189B2 - Nonvolatile random access memory and memory cell array - Google Patents
Nonvolatile random access memory and memory cell arrayInfo
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、不揮発性ランダムアクセスメモリに関す
る。更に詳しくは、EEPROMとＭとDRAMとを組み合わせ構
成してなる不揮発性のランダムアクセスメモリに関す
る。TECHNICAL FIELD The present invention relates to a nonvolatile random access memory. More specifically, the present invention relates to a nonvolatile random access memory configured by combining EEPROM, M and DRAM.
（ロ）従来の技術 最近、ランダムアクセスできる不揮発性の半導体装置
として、EEPROMとDRAMを組み合わせたいわゆる不揮発性
ランダムアクセスメモリが注目を集めている。(B) Conventional Technology As a nonvolatile semiconductor device that can be randomly accessed, a so-called nonvolatile random access memory, which is a combination of an EEPROM and a DRAM, has recently attracted attention.
かかる不揮発性ランダムアクセスメモリ（以下、NV−
DRAM）は、EEPROMとSRAMとを組み合わせた従来の不揮発
性装置に比して、そのセルサイズが縮小化されたもので
あり、高集積化を可能にするものである。Such a non-volatile random access memory (hereinafter NV-
DRAM) has a smaller cell size than conventional non-volatile devices that combine EEPROM and SRAM, and enables high integration.
かかるNV−DRAMの代表例を第６図に示した。図に示す
ように、NV−DRAMは、半導体基板１上にEEPROMを構成す
るFLOTOX構造のトランジスタMTと、DRAMを構成するMOS
トランジスタT1及びT2を形成してなる。図中、2aはトン
ネル酸化膜、３はフローティングゲート、４はセレクト
ゲート、５はリコールゲート、６はコントロールゲート
を各々示し、７はビットライン、８はDRAMの電荷蓄積ノ
ードとなるポリシリコン層を各々示すものである。かか
るNV−DRAMの等価回路を第７図に示した。A typical example of such NV-DRAM is shown in FIG. As shown in the figure, NV-DRAM includes a FLOTOX-structured transistor MT forming an EEPROM on a semiconductor substrate 1 and a MOS forming a DRAM.
Transistors T 1 and T 2 are formed. In the figure, 2a is a tunnel oxide film, 3 is a floating gate, 4 is a select gate, 5 is a recall gate, 6 is a control gate, 7 is a bit line, and 8 is a polysilicon layer serving as a DRAM charge storage node. They are shown respectively. An equivalent circuit of such NV-DRAM is shown in FIG.
（ハ）発明が解決しようとする課題 かかる従来のNV−DRAMにおいて、上記トンネル酸化膜
は、EEPROMのソース領域Ｓ形成のためのイオン注入後
に、フォトリソグラフィによるトンネル酸化膜領域のパ
ターニングを介して形成されていた。(C) Problems to be Solved by the Invention In such a conventional NV-DRAM, the tunnel oxide film is formed through patterning of the tunnel oxide film region by photolithography after ion implantation for forming the source region S of the EEPROM. It had been.
従って、従来のトンネル酸化膜は、第２図に示すよう
に、ソース領域形成用の不純物イオン注入パターン10内
でかつNV−DRAMの活性領域９内に位置するようにレイア
ウトされていた。Therefore, the conventional tunnel oxide film is laid out so as to be located in the impurity ion implantation pattern 10 for forming the source region and in the active region 9 of the NV-DRAM as shown in FIG.
すなわち、従来のNV−DRAMのトンネル酸化膜のレイア
ウトにおいては、不純物イオン注入パターン10内に該ト
ンネル酸化膜が含まれるように配置されるという制約が
あった。そして、これに加え、トンネル酸化膜の形成領
域がフォトリソグラフィによって形成されるため、その
大きさや幅の縮小化にも限度があり、そのため、NV−DR
AMの縮小化、高集積化の障害となっていた。That is, in the layout of the tunnel oxide film of the conventional NV-DRAM, there is a restriction that the impurity ion implantation pattern 10 is arranged so as to include the tunnel oxide film. In addition to this, since the formation region of the tunnel oxide film is formed by photolithography, there is a limit to the reduction in size and width, and therefore the NV-DR
This has been an obstacle to the miniaturization and high integration of AM.
この発明は、かかる状況下なされたものであり、NV−
DRAMのさらなる縮小化、高集積化を可能とする構造を提
供しようとするものである。The present invention has been made under such circumstances, and NV-
It is intended to provide a structure that enables further miniaturization and high integration of DRAM.
（ニ）課題を解決するための手段 かくしてこの発明によれば、トンネル酸化膜及びフロ
ーティングゲートを有してなるEEPROMとこのEEPROMに電
気的に接続されてなるDRAMとを基板上に有する不揮発性
ランダムアクセスメモリであって、上記EEPROMのソース
領域上であって、該ソース領域の形成に用いられる不純
物イオン注入パターンの窓に対応する領域上に選択的に
厚い熱酸化膜が形成されており、上記ソース領域上であ
って、上記フローティングゲート下に存在する、厚い熱
酸化膜の一端に自己整合的にトンネル酸化膜が形成され
てなる不揮発性ランダムアクセスメモリが提供される。(D) Means for Solving the Problems Thus, according to the present invention, a nonvolatile random memory having an EEPROM having a tunnel oxide film and a floating gate and a DRAM electrically connected to the EEPROM on a substrate In the access memory, a thick thermal oxide film is selectively formed on a source region of the EEPROM and a region corresponding to a window of an impurity ion implantation pattern used for forming the source region. Provided is a nonvolatile random access memory in which a tunnel oxide film is formed on one end of a thick thermal oxide film existing on the source region and under the floating gate in a self-aligned manner.
また、この発明によれば、トンネル酸化膜及びフロー
ティングゲートを有してなるEEPROMとこのEEPROMに電気
的に接続されてなるDRAMとを基板上に有するメモリセル
アレイであって、隣り合うEEPROM間に配置される上記EE
PROMのソース領域上であって、該ソース領域の形成に用
いられる不純物イオン注入パターンの窓に対応する領域
上に選択的に厚い熱酸化膜が形成されており、上記ソー
ス領域上であって、上記フローティングゲート下に存在
する、厚い熱酸化膜の両端に自己整合的にトンネル酸化
膜が形成されてなるメモリセルアレイが提供される。Further, according to the present invention, there is provided a memory cell array having an EEPROM having a tunnel oxide film and a floating gate and a DRAM electrically connected to the EEPROM on a substrate and arranged between adjacent EEPROMs. EE above
On the source region of the PROM, a thick thermal oxide film is selectively formed on a region corresponding to the window of the impurity ion implantation pattern used to form the source region, and on the source region, There is provided a memory cell array in which a tunnel oxide film is formed on both ends of a thick thermal oxide film existing under the floating gate in a self-aligned manner.
この発明は、トンネル酸化膜のレイアウトを、EEPROM
のソース領域形成用の不純物イオン注入パターンの端
部、つまりこのパターンの注入用窓の外側に自己整合的
に形成するように構成することにより、上記不純物イオ
ン注入パターンの縮小化を可能とし、それによりセルの
高集積化を実現したものである。This invention is a tunnel oxide layout EEPROM
It is possible to reduce the size of the impurity ion implantation pattern by forming the impurity ion implantation pattern for forming the source region in a self-aligned manner at the end, that is, outside the implantation window of this pattern. This has realized high integration of cells.
かかるトンネル酸化膜の形成は、（ａ）ゲート酸化膜
を有する半導体基板上にイオン注入用窓を有するイオン
注入用マスクを形成する工程、（ｂ）上記イオン注入用
窓及びゲート酸化膜を通じて、該窓領域下方の半導体基
板表層に不純物イオンを注入する工程、（ｃ）上記イオ
ン注入用窓を通じてエッチングすることにより半導体基
板のゲート酸化膜をエッチング除去して上記窓よりも幅
広の開口状の基板露出部を形成する工程、（ｄ）上記基
板露出部を酸化処理に付すことにより、上記不純物イオ
ン注入領域に対応する中央部が酸化され、その酸化され
た部分の外側のイオンが注入されなかった領域である周
辺部が実質的に非酸化の選択酸化層を形成する工程、
（ｅ）上記半導体基板を熱処理して不純物拡散領域を形
成する工程、（ｆ）上記選択酸化層の非酸化部位を洗浄
した後、、当該非酸化部位を酸化処理してトンネル酸化
膜を得る工程、により行うことができる。すなわち、熱
酸化時に不純物ドープされた半導体部位に酸化膜が選択
的に形成される点を利用して、薄いトンネル酸化膜の形
成をその熱酸化膜の両端、つまり熱酸化膜の外側に自己
整合的に行うことにより実現できる。The tunnel oxide film is formed by (a) a step of forming an ion implantation mask having an ion implantation window on a semiconductor substrate having a gate oxide film, and (b) the ion implantation window and the gate oxide film. Step of implanting impurity ions into the surface layer of the semiconductor substrate below the window region, (c) Exposing the gate oxide film of the semiconductor substrate by etching through the ion implantation window to expose the substrate with an opening wider than the window A step of forming a portion, (d) by subjecting the exposed portion of the substrate to an oxidation treatment, a central portion corresponding to the impurity ion-implanted region is oxidized, and a region outside the oxidized portion where ions are not implanted A step of forming a selective oxide layer whose peripheral portion is substantially non-oxidized,
(E) a step of heat-treating the semiconductor substrate to form an impurity diffusion region, and (f) a step of cleaning the non-oxidized portion of the selective oxidation layer and then oxidizing the non-oxidized portion to obtain a tunnel oxide film. , Can be performed. That is, the thin tunnel oxide film is self-aligned to both ends of the thermal oxide film, that is, to the outside of the thermal oxide film, by utilizing the fact that the oxide film is selectively formed at the impurity-doped semiconductor portion during thermal oxidation. This can be achieved by doing so.
（ホ）作用 トンネル酸化膜が、第１図に示すごとく不純物イオン
注入パターンの端部、つまり注入用窓の外側に自己整合
的されているため、トンネル酸化膜形成用のマスクアラ
イメント余裕をにとることなく、また、となりあうEEPR
OMのトンネル酸化膜を１つのパターンで形成できるた
め、該EEPROM間の距離を短くすることができる。そし
て、一つの帯状の不純物イオン注入パターンで対称にか
つアレイ状に多数のNV−DRAMを形成でき、マクロ的にも
NV−DRAMの集積度の向上を可能とする。さらに、トンネ
ル酸化膜が自己整合的に形成できるため、さらなるセル
サイズ縮小も可能となる。(E) Action As the tunnel oxide film is self-aligned to the end of the impurity ion implantation pattern, that is, outside the implantation window as shown in FIG. 1, a mask alignment margin for forming the tunnel oxide film is provided. EEPR that will be next to each other without
Since the tunnel oxide film of the OM can be formed with one pattern, the distance between the EEPROMs can be shortened. Then, a large number of NV-DRAMs can be formed symmetrically and in an array with one band-shaped impurity ion implantation pattern, and macroscopically
Enables improvement of NV-DRAM integration. Further, since the tunnel oxide film can be formed in a self-aligned manner, the cell size can be further reduced.
（ヘ）実施例 以下、図に示す実施例に従って、この発明の不揮発性
ランダムアクセスメモリ及びその製法について詳説す
る。(F) Embodiment Hereinafter, the nonvolatile random access memory of the present invention and its manufacturing method will be described in detail according to the embodiment shown in the drawings.
第３図は、この発明の不揮発性ランダムアクセスメモ
リ（NV−DRAM）の一素子の構成説明図である。図に示す
ごとく、この発明のNV−DRAMは、Ｐ型シリコン半導体基
板１上に、トンネル酸化膜２及びフローティング３を有
するFLOTOX構造のトランジスタMT（EEPROM）と、セレク
トゲート４を有するトランジスタT1（DRAM）とリコール
ゲート５を有するトランジスタT2を形成してなる。そし
て、トランジスタMT及びT1を覆うようにNP（ノードポイ
ント）から電荷蓄積用のポリシリコン層８が形成され、
さらにその上にコントロールゲート６が形成されてな
る。なお、各ゲート及びポリシリコン層は、誘電体層及
び絶縁層で隔離されており、等価回路は第７図と同じで
ある。FIG. 3 is a structural explanatory view of one element of the nonvolatile random access memory (NV-DRAM) of the present invention. As shown in the figure, the NV-DRAM according to the present invention includes a transistor MT (EEPROM) having a FLOTOX structure having a tunnel oxide film 2 and a floating 3 on a P-type silicon semiconductor substrate 1, and a transistor T 1 (having a select gate 4). DRAM) and a transistor T 2 having a recall gate 5. Then, a polysilicon layer 8 for charge storage is formed from NP (node point) so as to cover the transistors MT and T 1 .
Further, a control gate 6 is formed on it. Note that each gate and the polysilicon layer are separated by the dielectric layer and the insulating layer, and the equivalent circuit is the same as in FIG.
ここで、トランジスタMTにおけるソース領域Ｓは、半
導体基板１への不純物イオン注入及びその後の熱拡散に
より形成されたものであり、不純物イオン注入パターン
窓は図中Ａ−Ａ間で示される。そして、トンネル酸化膜
２は、このパターン窓の外側で該パターン端に隣接した
位置に配置されてなる。かかるトンネル酸化膜領域を含
むレイアウトを第４図に示した。図中、11はビットコン
タクト、９はNV−DRAMの活性領域を示し、トンネル酸化
膜領域はこの活性領域内に位置するが、不純物イオン注
入パターン10の端部、つまり窓の外側でパターン端に隣
接した領域に自己整合的に位置づけされている。Here, the source region S in the transistor MT is formed by the impurity ion implantation into the semiconductor substrate 1 and the subsequent thermal diffusion, and the impurity ion implantation pattern window is shown by AA in the figure. The tunnel oxide film 2 is arranged outside the pattern window and adjacent to the pattern end. A layout including such a tunnel oxide film region is shown in FIG. In the figure, 11 is a bit contact, 9 is an active region of NV-DRAM, and the tunnel oxide film region is located in this active region, but at the end of the impurity ion implantation pattern 10, that is, outside the window, at the pattern end. It is positioned in an adjacent area in a self-aligned manner.
なお、この図においては、一つのNV−DRAMしか示して
いないが、この実施例においてはソース領域Ｓを対称と
して左右に同様なNV−DRAMが形成されており、さらに、
不純物注入パターンは第４図の上下方向に延設され、そ
れを中心として多数のNV−DRAMがアレイ状に配置されて
いる。Although only one NV-DRAM is shown in this drawing, similar NV-DRAMs are formed on the left and right with the source region S being symmetrical in this embodiment.
The impurity implantation pattern is extended in the vertical direction of FIG. 4, and a large number of NV-DRAMs are arranged in an array with the pattern as the center.
かかるNV−DRAMの製法について第５図を参照して以下
説明する。A method for manufacturing such NV-DRAM will be described below with reference to FIG.
まず、第５図ａに示すごとくＰ型シリコン半導体基板
１上にゲート酸化膜12（膜厚約300μｍ）が形成され、
その上にレジスト13が形成され、このレジスト13の所定
の部位に、フォトリソグラフィによって所定の大きさの
イオン注入用パターン窓Ｈが形成される。First, as shown in FIG. 5A, a gate oxide film 12 (thickness: about 300 μm) is formed on a P-type silicon semiconductor substrate 1,
A resist 13 is formed thereon, and an ion implantation pattern window H having a predetermined size is formed at a predetermined portion of the resist 13 by photolithography.
次いでこのレジスト13をマスクとして、パターン窓Ｈ
並びにゲート絶縁膜12を介してイオン注入により、基板
１の表層に不純物イオン（例えば、B+イオン）が注入さ
れる。この不純物イオンは、Ｎ型でもＰ型でもよく基板
の導電型を考慮して決定される。このようにして形成さ
れた注入部位14の幅は、パターン窓Ｈの幅と略同程度で
ある。Then, using this resist 13 as a mask, the pattern window H
Also, impurity ions (for example, B + ions) are implanted into the surface layer of the substrate 1 by ion implantation through the gate insulating film 12. The impurity ions may be N-type or P-type, and are determined in consideration of the conductivity type of the substrate. The width of the injection portion 14 thus formed is approximately the same as the width of the pattern window H.
次いでこのパターン窓Ｈを通じてまず、異方性エッチ
ング（イオンエッチング）、続いて等方性エッチング
（RIE）によってゲート酸化膜６のエッチングなされる
（第５図ｂ）。これにより、ゲート酸化膜12には、パタ
ーン窓Ｈの開口寸法よりも幅広の基板露出部15が形成さ
れる。この実施例においては、増加幅は、約0.1μｍで
ある。Next, the gate oxide film 6 is etched by anisotropic etching (ion etching) and then isotropic etching (RIE) through the pattern window H (FIG. 5b). As a result, the substrate exposed portion 15 having a width wider than the opening dimension of the pattern window H is formed in the gate oxide film 12. In this example, the increment is about 0.1 μm.
このようにして、基板露出部15を形成した後、基板を
熱酸化条件に付す。熱酸化は、例えば、低温ドライ酸化
法により700℃以下の温度下で行うことができる。かか
る熱酸化により、基板表面、ことに露出部に熱酸化層が
形成されるが、その形成は中央の不純物ドープ部上に選
択的になされ、不純物ドープ部の外側の周辺部17上は実
質的に酸化層は形成されない（第５図ｃ）。この実施例
においては、中央部には厚み約200Åの酸化層16が形成
され、その中央部の外側の周辺部にはせいぜい測定限界
以下（20Å以下）の酸化分子層が形成される程度であ
る。After the substrate exposed portion 15 is formed in this manner, the substrate is subjected to thermal oxidation conditions. The thermal oxidation can be performed, for example, by a low-temperature dry oxidation method at a temperature of 700 ° C. or less. By such thermal oxidation, a thermal oxide layer is formed on the substrate surface, especially on the exposed portion, but the formation is selectively performed on the central impurity-doped portion and substantially on the peripheral portion 17 outside the impurity-doped portion. No oxide layer is formed on the substrate (Fig. 5c). In this embodiment, an oxide layer 16 having a thickness of about 200Å is formed in the central portion, and an oxide molecular layer below the measurement limit (20Å or less) is formed at the outer peripheral portion of the central portion at most. .
次いで、上記不純物ドープ部の外側の周辺部17をエッ
チング洗浄した後、アニーリング用の熱処理（約900
℃）を行うことにより、不純物ドープ部の不純物を熱拡
散させてトンネル酸化膜領域下まで不純物が拡散された
不純物拡散領域すなわちソース領域Ｓを形成する（第５
図ｄ）。この後、基板を再び熱酸化条件に付すことによ
り、第５図ｅに示すごとく、厚み約80Åのトンネル酸化
膜２を形成する。かかる自己整合トンネル酸化膜２は、
第５図ｂのエッチング除去幅に相当する周辺部17の幅と
同程度の細幅でリソグラフィ等による従来のトンネル酸
化膜に比して著しく小面積のものである。Then, after the peripheral portion 17 outside the impurity-doped portion is etched and cleaned, a heat treatment for annealing (about 900
(.Degree. C.), the impurities in the impurity-doped portion are thermally diffused to form an impurity diffusion region, that is, a source region S, in which the impurities are diffused to below the tunnel oxide film region (fifth).
Figure d). After that, the substrate is again subjected to thermal oxidation conditions to form a tunnel oxide film 2 having a thickness of about 80 Å as shown in FIG. 5e. The self-aligned tunnel oxide film 2 is
The width is about the same as the width of the peripheral portion 17 corresponding to the etching removal width in FIG. 5b and has a remarkably small area as compared with a conventional tunnel oxide film formed by lithography or the like.
このようにして、トンネル酸化膜２を自己整合的に形
成した後、公知の方法によって、第５図ｆに示されるよ
うにポリシリコンからなるフローティングゲート３、セ
レクトゲート４、リコールゲート５並びにセレクトゲー
ト及びリコールゲート用の拡散領域の形成等がなされ
る。After forming the tunnel oxide film 2 in a self-aligning manner in this way, the floating gate 3, select gate 4, recall gate 5 and select gate made of polysilicon are formed by a known method as shown in FIG. Also, a diffusion region for the recall gate is formed.
そして、さらに、酸化シリコンや窒化シリコン等から
なる分離用誘電体膜や層間絶縁膜の形成並びに電荷蓄積
用ポリシリコン層の形成、コントロールゲートの形成、
メタル配線の形成等を行うことにより、第３図示すごと
きこの発明のNV−DRAMが得られる。例えば、かかる方法
により、ゲート幅0.6μｍ、セル領域10.6μm2の著しく
縮小化されたNV−DRAMが得られることが確認されてい
る。Further, further, formation of a dielectric film for isolation and an interlayer insulating film made of silicon oxide, silicon nitride, etc., formation of a charge storage polysilicon layer, formation of a control gate,
The NV-DRAM of the present invention as shown in FIG. 3 can be obtained by forming metal wiring and the like. For example, it has been confirmed that such a method can provide a remarkably reduced NV-DRAM having a gate width of 0.6 μm and a cell region of 10.6 μm 2 .
（ト）発明の効果 この発明のNV−DRAMによれば、トンネル酸化膜の領域
に規制されずにEEPROMの不純物注入領域を設定すること
ができ、しかもトンネル酸化膜自体も自己整合的かつ微
細に形成できる。従って、NV−DRAMのセルサイズの縮小
化を実現でき、さらなる高集積化の点でその技術的価値
は極めて大なるものである。(G) Effect of the Invention According to the NV-DRAM of the present invention, the impurity implantation region of the EEPROM can be set without being restricted by the region of the tunnel oxide film, and the tunnel oxide film itself is self-aligned and fine. Can be formed. Therefore, the cell size of NV-DRAM can be reduced, and its technical value is extremely great in terms of higher integration.
第１図はこの発明のNV−DRAMのレイアウト構成の概念
図、第２図は従来のNV−DRAM第１図対応図、第３図は、
この発明の一実施例のNV−DRAMの構成説明図、第４図
は、同じくレイアウト図、第５図は、第３図に示したNV
−DRAMの製造工程図、第６図は、従来のNV−DRAMの基本
構造を示す構成説明図、第７図はNV−DRAMの等価回路図
である。 １……Ｐ型シリコン半導体基板、 2,2a……トンネル酸化膜、 ３……フローティングゲート、 ４……セレクトゲート、５……リコールゲート、 ６……コントロールゲート、 ７……ビットライン、８……ポリシリコン層、 ９……活性領域、 10……不純物イオン注入パターン、 11……ビットコンタクト、 12……ゲート酸化膜、13……レジスト、 14……注入部位、15……基板露出部、 16……酸化層、17……周辺部。FIG. 1 is a conceptual diagram of the layout configuration of the NV-DRAM of the present invention, FIG. 2 is a conventional NV-DRAM corresponding to FIG. 1, and FIG.
FIG. 4 is a layout diagram of an NV-DRAM according to an embodiment of the present invention, FIG. 4 is a layout diagram of the same, and FIG. 5 is an NV diagram shown in FIG.
-DRAM manufacturing process diagram, Fig. 6 is a configuration explanatory view showing a basic structure of a conventional NV-DRAM, and Fig. 7 is an equivalent circuit diagram of the NV-DRAM. 1 ... P-type silicon semiconductor substrate, 2,2a ... tunnel oxide film, 3 ... floating gate, 4 ... select gate, 5 ... recall gate, 6 ... control gate, 7 ... bit line, 8 ... ... polysilicon layer, 9 ... active region, 10 ... impurity ion implantation pattern, 11 ... bit contact, 12 ... gate oxide film, 13 ... resist, 14 ... implantation site, 15 ... substrate exposed area, 16 …… Oxide layer, 17 …… peripheral area.
Claims (2)
を有してなるEEPROMと、このEEPROMに電気的に接続され
てなるDRAMとを基板上に有する不揮発性ランダムアクセ
スメモリであって、 上記EEPROMのソース領域上であって、該ソース領域の形
成に用いられる不純物イオン注入パターンの窓に対応す
る領域上に選択的に厚い熱酸化膜が形成されており、 上記ソース領域上であって、上記フローティングゲート
下に存在する、厚い熱酸化膜の一端に自己整合的にトン
ネル酸化膜が形成されてなる不揮発性ランダムアクセス
メモリ。1. A non-volatile random access memory having an EEPROM having a tunnel oxide film and a floating gate and a DRAM electrically connected to the EEPROM on a substrate, the source area of the EEPROM. A thick thermal oxide film is selectively formed on a region corresponding to a window of an impurity ion implantation pattern used for forming the source region, and on the source region and below the floating gate. A non-volatile random access memory in which a tunnel oxide film is formed on one end of a thick thermal oxide film in a self-aligned manner.
を有してなるEEPROMと、このEEPROMに電気的に接続され
てなるDRAMとを基板上に有するメモリセルアレイであっ
て、 隣り合うEEPROM間に配置される上記EEPROMのソース領域
上であって、該ソース領域の形成に用いられる不純物イ
オン注入パターンの窓に対応する領域上に選択的に厚い
熱酸化膜が形成されており、 上記ソース領域上であって、上記フローティングゲート
下に存在する、厚い熱酸化膜の両端に自己整合的にトン
ネル酸化膜が形成されてなるメモリセルアレイ。2. A memory cell array having an EEPROM having a tunnel oxide film and a floating gate, and a DRAM electrically connected to the EEPROM on a substrate, the memory cell array being disposed between adjacent EEPROMs. On the source region of the EEPROM, a thick thermal oxide film is selectively formed on a region corresponding to the window of the impurity ion implantation pattern used to form the source region, and on the source region, A memory cell array in which a tunnel oxide film is formed in a self-aligned manner on both ends of a thick thermal oxide film existing under the floating gate.
Priority Applications (2)
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|---|---|---|---|
| JP2339759A JP2672189B2 (en) | 1990-11-30 | 1990-11-30 | Nonvolatile random access memory and memory cell array |
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| Publication Number | Publication Date |
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Country Status (1)
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|---|---|---|---|---|
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1990
- 1990-11-30 JP JP2339759A patent/JP2672189B2/en not_active Expired - Lifetime
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