JP2662587B2

JP2662587B2 - Display device

Info

Publication number: JP2662587B2
Application number: JP59056873A
Authority: JP
Inventors: 唯夫佐々木; 祐一郎池永; 邦春鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-03-24
Filing date: 1984-03-24
Publication date: 1997-10-15
Anticipated expiration: 2012-10-15
Also published as: JPS60199281A

Description

【発明の詳細な説明】産業上の利用分野本発明は、いわゆるマイクロコンピュータからの文字
等の映像を、例えばNTSC方式のビデオ信号の画面に重畳
して表示するようにした表示装置に関する。背景技術とその問題点例えばNTSC方式のビデオ信号においては、画面はイン
ターレース方式で形成されている。このような画面に対
して、いわゆるマイクロコンピュータからの文字等の映
像を重畳して表示する場合には、元のビデオ信号から同
期信号を抽出し、この抽出された同期信号に関連してマ
イクロコンピュータの出力ビデオ用ランダムアクセスメ
モリ（Ｖ−RAM）を読み出し、これを元のビデ信号に混
合する。ここで上述のＶ−RAMが１フィールド分しか持たず、
インターレースの第１、第２画面で同じ映像を表示して
いる場合、すなわち２走査線で１画素を形成している場
合には、上述のＶ−RAMの読み出しの制御において垂直
同期信号ごとにリセットをかけ、毎フィールドに最初か
ら読み出しを行えばよい。これに対して上述のマイクロコンピュータからの映像
の精度を高めて、１走査線で１画素となるような表示を
行うことが要求された。その場合には、Ｖ−RAMの読み
出しにおいてもインターレースを行う必要がある。そこ
で従来は以下のような装置を用いて制御が行われてい
た。第１図は従来の表示装置の構成を示す。この図において、外部からはビデオ信号が入力端子
（１）に供給される。この入力端子（１）からのビデオ
信号が、後述するメモリからの映像との切り換えを行う
スイッチ回路（２）に供給される。そしてこのスイッチ
回路（２）の切り換えによって、上述の入力端子（１）
からのビデオ信号に後述するメモリからの映像が重畳さ
れ、この重畳された信号が出力端子（３）に取り出され
る。また、入力端子（１）からのビデオ信号が同期分離回
路（４）に供給されてコンポジットの同期信号が分離さ
れる。そしてこの分離された同期信号が同期検出回路
（５）に供給されて、垂直（Ｖ）、水平（Ｈ）の同期信
号が検出される。この水平同期信号が、位相ロックループ（PLL）を形
成する位相検波器（６）に供給される。そしてこの位相
検波器（６）の検波出力が、直流化のためのローパスフ
ィルタ（７）を通じて、後述するメモリの読み出し画素
クロックに相当する基準周波数を有する可変周波数発振
器（VCO）（８）に供給される。さらにこのVCO（８）からの発振信号がメモリ制御回
路（９）に供給され、このメモリ制御回路（９）にて例
えば水平同期信号に対応した信号が形成される。そして
この形成された信号が位相検波器（６）に供給される。これによって上述のVCO（８）からの発振信号が、入
力端子（１）からのビデオ信号の水平同期信号に位相ロ
ックされる。そしてこの発振信号によって駆動される上
述のメモリ制御回路（９）の動作が、入力端子（１）か
らのビデオ信号の水平同期信号に同期して行われること
になる。さらに同期検出回路（５）からの垂直、水平の同期信
号が、上述のインターレースの第１フィールド、第２フ
ィールドを判別するフィールド判別回路（10）に供給さ
れる。このフィールド判別回路（10）からの判別信号と
垂直同期信号とがゲート回路（11）に供給されて、例え
ば第１フィールドの垂直同期信号が取り出される。そし
てこの例えば第１フィールドの垂直同期信号が、メモリ
制御回路（９）のリセット端子に供給される。従ってこのメモリ制御回路（９）において、例えば第
１フィールドの垂直同期信号を原点として、前述のVCO
（８）からの発振信号が分周される。そして例えば１本
の走査線を構成する各画素の位置に対応する画素アドレ
ス信号（図示せず）と、１フレームの画面を構成する各
走査線に対応する例えば11ビットのアドレス信号A₀〜A
₁₀が形成される。一方、マイクロコンピュータの中央処理回路（CPU）
（12）からの映像となる表示文字のコード信号等が、例
えば１フレームの画面に対応するRAM（13）の所望のア
ドレスに書き込まれる。ここで映像となる１つの表示文
字は、例えば16×16の画素で形成される。従ってRAM（1
3）のアドレスは、上述の画素アドレス信号及びアドレ
ス信号A₀〜A₁₀に対して、それぞれの下位４ビットを除
いたものとされる。そこでRAM（13）には、上述のメモリ制御回路（９）
から下位４ビットを除いた画素アドレス信号（図示せ
ず）及びアドレス信号A₄〜A₁₀が供給されて、例えば１
フレームの画面の所望の位置に表示される表示文字のコ
ード信号等が読み出される。この読み出された表示文字
のコード信号等がキャラクタジェネレータ（リードオン
リーメモリ）（14）に供給される。これによってこのキャラクタジェネレータ（14）にお
いて、上述の例えば１フレームの画面の所望の位置が走
査される期間に、その位置に表示される表示文字の映像
が発生される。そしてこの場合に、この表示文字の映像
は例えば16×16の画素で形成されている。そこでこのキャラクタジェネレータ（14）に上述のメ
モリ制御回路（９）から下位４ビットの画素アドレス信
号（図示せず）及びアドレス信号A₀〜A₃が供給されて、
この表示文字の映像を構成する例えば16×16の画素が走
査に従って読み出される。この読み出された画素の信号が、映像信号への変換回
路（15）を通じてスイッチ回路（２）に供給される。ま
たキャラクタジェネレータ（14）からの各表示される画
素の期間に対応する信号がスイッチ回路（２）に供給さ
れ、この期間に変換回路（15）からの信号が出力端子
（３）に取り出されるように、スイッチ回路（２）の切
り換えが行われる。このようにして、例えばマイクロコンピュータからの
文字等の映像を、ビデオ信号に重畳して表示を行うこと
ができる。ところがこの装置において、上述のメモリ制御回路
（９）ではインターレースされた１フレーム（２フィー
ルド）を単位として制御を行う。このためこのメモリ制
御回路（９）には、従来の１フィールドを単位とするも
のとは異なり、１フレーム分のアドレスを発生する特別
な回路が必要となる。また、インターレースの２フィールドでは、第１、第
２フィールドの順番が規定され、また第２フィールドの
垂直同期信号は走査線の中央で発生されている。このた
め、基準となる例えば第１フイールドの垂直同期信号を
抽出してメモリ制御回路（９）をリセットする必要があ
り、このための抽出回路（ゲート回路（11））が必要と
される。さらに第２フィールドのアドレスは、第１フィールド
のアドレスに連続して発生されるために、例えば外部か
らのビデオ信号がVTRからのスチルモードやサーチモー
ドのように、垂直同期信号間の走査線の数が規定通りで
はない場合には、第２フィールドの制御が正しい位置で
行われない恐れが生じる。発明の目的本発明はこのような点にかんがみ、簡単な構成で良好
な表示が行われるようにするものである。発明の概要本発明は、インターレース方式の外部（入力端子
（１））からのビデオ信号の画面に重畳（スイッチ回路
（２））してキャラクタジェネレータ（14）からの文字
を表示するための表示装置において、少なくとも１文字
が2ⁿ本の走査線で形成される上記キャラクタジェネレー
タと、少なくとも上記走査線と直交する方向の１フィー
ルド分のアドレスを２進値で形成するメモリ制御回路
（９）と、上記外部からのビデオ信号の垂直同期信号を
検出する同期検出手段（回路（５））と、この同期検出
手段で検出された上記垂直同期信号に関連して上記メモ
リ制御回路をリセットするリセット手段（垂直同期信
号）と、上記外部からのビデオ信号の上記インターレー
スされた第１及び第２のフィールドを判別するフィール
ド判別手段（回路（10））とを有し、上記メモリ制御回
路で形成されるアドレスの下位のｎ−１ビットを除いた
アドレスに対して表示される文字コードを決定する（CP
U（12）、RAM（13））すると共にこの文字コードを上記
キャラクタジェネレータに供給して表示される文字を選
択し、上記メモリ制御回路で形成されるアドレスの下位
のｎ−１ビットに上記フィールド判別手段で判別された
上記フィールドに応じた値を加えて上記キャラクタジェ
ネレータの読み出しアドレスとすることにより、上記キ
ャラクタジェネレータからの上記文字の読み出しが上記
インターレースに従って行われるようにしたものであっ
て、これによれば簡単な構成で、良好なキャラクタジェ
ネレータからの文字の表示を行うことができる。実施例第２図は本発明による表示装置の一例の構成を示す。
なおこの図において、第１図と対応する部分には同一符
号を付して重複する説明を省略する。この図において、メモリ制御回路（９）には従来の１
フィールドの画面上の位置に対応する回路が設けられ
る。これによって、このメモリ制御回路（９）では、例
えば１本の走査線を構成する各画素の位置に対応する画
素アドレス信号（図示せず）と、１フィールドの画面を
構成する各走査線に対応する例えば10ビットのアドレス
信号A₁〜A₁₀が形成される。従ってこのメモリ制御回路（９）のリセット端子に
は、同期検出回路（５）からの垂直同期信号が直接供給
され、上述の第１フィールドの垂直同期信号を抽出する
抽出回路（ゲート回路（11））が不要とされる。さらに、このメモリ制御回路（９）からの下位４ビッ
トを除いた画素アドレス信号（図示せず）と、下位３ビ
ットを除いたアドレス信号A₄〜A₁₀がRAM（13）に供給さ
れる。またメモリ制御回路（９）からの下位４ビットの
画素アドレス信号と、下位３ビットのアドレス信号A₁〜
A₃がキャラクタジェネレータ（14）に供給される。さら
にフィールド判別回路（10）からの、例えば第１フィー
ルドで“0"、第２フィールドで“1"となる判別信号が、
インバータ（16）で反転されてキャラクタジェネレータ
（14）のアドレス信号の最下位のビットA₀に供給され
る。ところで上述のキャラクタジェネレータ（14）におい
て、各走査線に対応するアドレス信号が４ビット〔A₃A₂
A₁A₀〕で形成されている場合には、その値の〔0000〕〜
〔1111〕で１つの表示文字を形成する16本の走査線が指
定される。この場合に、最下位のビットA₀は隣接する走
査線の間で反転され、すなわちインターレースの第１フ
ィールドと第２フィールドを形成する走査線で最下位の
ビットA₀の値が反転しているものである。そこで上述のようにキャラクタジェネレータ（14）の
アドレス信号の最下位のビットA₀に、フイールド判別回
路（10）からのフィールドの判別信号を供給することに
よって、各フィールドごとにそのフィールドを形成する
走査線の信号が取り出され、インターレースに応じた映
像の信号が取り出される。こうしてこの装置によれば、メモリ制御回路（９）で
は１フィールドを単位として制御が行われるので、この
メモリ制御回路（９）には、従来の回路をそのまま用い
ることができ、特別な回路等を必要としない。また、１
フィールドを単位として制御が行われるので、基準とな
るフィールドの垂直同期信号を抽出ための抽出回路（ゲ
ート回路（11））等も不要とされる。さらに１フィールドを単位として制御が行われるの
で、例えば外部からのビデオ信号がVTRからのスチルモ
ードやサーチモードのように、垂直同期信号間の走査線
の数が規定通りでない場合にも、第２フィールドでの制
御が不正になることがなく、簡単な構成で常に良好な表
示を行うことができるものである。なお上述の装置において、第２フィールドの垂直同期
信号は上述のように走査線の中央で発生されている。こ
のためこの垂直同期信号で直接メモリ制御回路（９）を
リセットすると、読み出される映像の位置がずれてしま
うことになる。そこでこのメモリ制御回路（９）では、
例えばリセット信号（垂直同期信号）が供給された後
の、次の水平同期信号で実際のリセットが行われるよう
にされている。ところが例えば第３図に示すようにインターレースが
行われていた場合に、例えば実線で示す第１フィールド
では垂直同期信号V₁の後の水平同期信号のR₁の位置でリ
セットが行われるのに対して、破線で示す第２フィール
ドでは垂直同期信号V₂の後の水平同期信号のR₂でリセッ
トが行われる。この場合に、第１フィールドの走査線（実線）が第２
フィールドの走査線（破線）の下側になっており、本来
の走査線の位置と逆転している。そこでキャラクタジェ
ネレータ（14）に汎用のものを使用する場合には、上述
の実施例に示すように、インターバ（16）を用いてフィ
ールド判別信号を反転することによって、走査線の位置
が本来の位置に戻されるようにしている。こうして上述の装置によれば、いわゆるマイクロコン
ピュータからの文字等の映像を、例えばNTSC方式のビデ
オ信号の画面に重畳して表示する場合に、簡単な構成で
良好な表示を行うことができるものである。発明の効果本発明によれば、１フィールドを単位として制御が行
われるので、メモリ制御回路には従来の回路をそのまま
用いることができ、また基準となるフィールドの垂直同
期信号を抽出ための抽出回路等も不要とされ、簡単な装
置で行うことができると共に、垂直同期信号間の走査線
の数が規定通りでない場合にも常に良好な表示を行うこ
とができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device which superimposes an image such as a character from a so-called microcomputer on a screen of, for example, an NTSC video signal. BACKGROUND ART AND PROBLEMS For example, in a video signal of the NTSC system, a screen is formed by an interlace system. When a video such as a character from a microcomputer is superimposed and displayed on such a screen, a synchronization signal is extracted from the original video signal, and the microcomputer is associated with the extracted synchronization signal. The output video random access memory (V-RAM) is read out and mixed with the original video signal. Here, the above-mentioned V-RAM has only one field,
When the same image is displayed on the first and second screens of the interlace, that is, when one pixel is formed by two scanning lines, resetting is performed for each vertical synchronization signal in the above-described V-RAM read control. And read from each field from the beginning. On the other hand, it has been required to improve the accuracy of the image from the above-described microcomputer and to perform display such that one pixel corresponds to one scanning line. In that case, it is necessary to perform interlace also in reading from the V-RAM. Therefore, control has conventionally been performed using the following device. FIG. 1 shows a configuration of a conventional display device. In this figure, a video signal is supplied to an input terminal (1) from the outside. The video signal from the input terminal (1) is supplied to a switch circuit (2) for switching between a video signal from a memory described later. By the switching of the switch circuit (2), the input terminal (1)
Is superimposed on a video signal from a memory described later, and the superimposed signal is taken out to an output terminal (3). Further, the video signal from the input terminal (1) is supplied to the sync separation circuit (4), and the composite sync signal is separated. The separated synchronization signal is supplied to a synchronization detection circuit (5), and a vertical (V) and horizontal (H) synchronization signal is detected. This horizontal synchronizing signal is supplied to a phase detector (6) forming a phase locked loop (PLL). The detection output of the phase detector (6) is supplied to a variable frequency oscillator (VCO) (8) having a reference frequency corresponding to a pixel read clock of a memory described later through a low-pass filter (7) for DC conversion. Is done. Further, the oscillation signal from the VCO (8) is supplied to a memory control circuit (9), and a signal corresponding to, for example, a horizontal synchronization signal is formed in the memory control circuit (9). Then, the formed signal is supplied to the phase detector (6). As a result, the oscillation signal from the VCO (8) is phase-locked to the horizontal synchronization signal of the video signal from the input terminal (1). The operation of the memory control circuit (9) driven by the oscillation signal is performed in synchronization with the horizontal synchronization signal of the video signal from the input terminal (1). Further, the vertical and horizontal synchronization signals from the synchronization detection circuit (5) are supplied to a field discrimination circuit (10) for discriminating the first field and the second field of the above-mentioned interlace. The discrimination signal and the vertical synchronizing signal from the field discriminating circuit (10) are supplied to the gate circuit (11), and the vertical synchronizing signal of the first field is extracted, for example. Then, for example, the vertical synchronization signal of the first field is supplied to the reset terminal of the memory control circuit (9). Therefore, in this memory control circuit (9), for example, the above-mentioned VCO
The oscillation signal from (8) is divided. For example, a pixel address signal (not shown) corresponding to the position of each pixel constituting one scanning line and, for example, 11-bit address signals A _{0 to} A corresponding to each scanning line constituting a screen of one frame.
₁₀ is formed. On the other hand, the central processing circuit (CPU) of the microcomputer
A code signal of a display character serving as an image from (12) is written to a desired address of the RAM (13) corresponding to, for example, one frame of the screen. Here, one display character serving as an image is formed of, for example, 16 × 16 pixels. Therefore, RAM (1
Address 3), to the pixel address signal and the address signal A ₀ to A ₁₀ described above, it is obtained by removing each of the lower four bits. Therefore, the RAM (13) has the above-mentioned memory control circuit (9)
(Not shown) pixel address signals except the low-order 4 bits and the address signal A ₄ to A ₁₀ is supplied, for example, 1
A code signal or the like of a display character displayed at a desired position on the screen of the frame is read. The read code signal of the display character and the like are supplied to a character generator (read only memory) (14). As a result, in the character generator (14), an image of a display character displayed at the desired position is generated during a period in which a desired position of the above-described one-frame screen is scanned, for example. In this case, the image of the display character is formed of, for example, 16 × 16 pixels. Therefore the character generator (14) to the lower 4 bits of the pixel address signals from the above-described memory control circuit (9) (not shown) and is supplied with the address signal A ₀ to A _3,
For example, 16 × 16 pixels constituting the image of the display character are read out according to scanning. The read pixel signal is supplied to the switch circuit (2) through the video signal conversion circuit (15). A signal corresponding to the period of each displayed pixel from the character generator (14) is supplied to the switch circuit (2), and a signal from the conversion circuit (15) is taken out to the output terminal (3) during this period. Then, switching of the switch circuit (2) is performed. In this manner, for example, a video such as a character from a microcomputer can be displayed by being superimposed on a video signal. However, in this device, the above-mentioned memory control circuit (9) performs control in units of one interlaced frame (two fields). Therefore, the memory control circuit (9) requires a special circuit for generating an address for one frame, unlike the conventional one using one field as a unit. In two interlaced fields, the order of the first and second fields is defined, and the vertical synchronization signal of the second field is generated at the center of the scanning line. Therefore, it is necessary to reset the memory control circuit (9) by extracting, for example, a vertical sync signal of the first field as a reference, and an extraction circuit (gate circuit (11)) for this is required. Further, since the address of the second field is generated successively to the address of the first field, for example, when an external video signal is output from a VTR, such as in a still mode or a search mode from a VTR, a scanning line between vertical synchronizing signals is generated. If the number is not as prescribed, there is a risk that the control of the second field will not be performed at the correct position. SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and aims to provide good display with a simple configuration. SUMMARY OF THE INVENTION The present invention relates to a display device for displaying a character from a character generator (14) by superimposing (switching circuit (2)) on a screen of a video signal from the outside (input terminal (1)) of an interlaced system. A character generator in which at least one character is formed by ²ⁿ scanning lines; and a memory control circuit (9) for forming at least one field address in a direction orthogonal to the scanning lines by a binary value. Synchronization detecting means (circuit (5)) for detecting a vertical synchronization signal of the external video signal; and resetting means (reset means for resetting the memory control circuit in association with the vertical synchronization signal detected by the synchronization detection means (circuit (5)). A vertical synchronizing signal) and a field discriminating means (circuit) for discriminating the interlaced first and second fields of the external video signal. 10)) and a, determines the character code to be displayed to the address other than the lower n-1 bits of the address formed by the memory control circuit (CP
U (12), RAM (13)) and this character code is supplied to the character generator to select a character to be displayed. By adding a value corresponding to the field determined by the determination means to obtain a read address of the character generator, the reading of the character from the character generator is performed in accordance with the interlace. According to this, it is possible to display characters from a good character generator with a simple configuration. Embodiment FIG. 2 shows a configuration of an example of a display device according to the present invention.
In this figure, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted. In this figure, a memory control circuit (9) has a conventional 1
A circuit corresponding to the position of the field on the screen is provided. As a result, in the memory control circuit (9), for example, a pixel address signal (not shown) corresponding to the position of each pixel constituting one scanning line and each scanning line constituting a screen of one field are provided. address signal a ₁ to a _10, for example, 10 bits is formed. Therefore, the reset terminal of the memory control circuit (9) is directly supplied with the vertical synchronizing signal from the synchronizing detection circuit (5), and extracts the above-mentioned vertical synchronizing signal of the first field (the gate circuit (11)). ) Is not required. Further, a pixel address signal excluding the lower 4 bits from the memory control circuit (9) (not shown), the address signal A ₄ to A ₁₀ excluding the lower three bits is supplied to the RAM (13). The pixel address signal of the lower 4 bits from the memory control circuit (9), the lower 3 bits of the address signal A ₁ ~
A ₃ is supplied to the character generator (14). Further, a discrimination signal from the field discrimination circuit (10), for example, "0" in the first field and "1" in the second field,
Is inverted by the inverter (16) is supplied to the least significant bit A ₀ of the address signal of the character generator (14). By the way, in the above-mentioned character generator (14), the address signal corresponding to each scanning line is 4 bits [A ₃ A ₂
A ₁ A ₀ ), the value of
At [1111], 16 scanning lines forming one display character are designated. In this case, the least significant bit A ₀ is inverted between adjacent scan lines, that is, the value of the least significant bit A ₀ is inverted in the scan lines forming the first and second fields of the interlace. Things. Therefore the least significant bit A ₀ of the address signal of the character generator (14) as described above, by supplying a field discrimination signal from the field discrimination circuit (10), scanning for forming the field for each field Line signals are extracted, and video signals corresponding to interlace are extracted. Thus, according to this device, since the memory control circuit (9) performs control in units of one field, the memory control circuit (9) can use a conventional circuit as it is, and can use a special circuit or the like. do not need. Also, 1
Since control is performed in units of fields, an extraction circuit (gate circuit (11)) for extracting a vertical synchronization signal of a reference field is not required. Further, since control is performed in units of one field, even when the number of scanning lines between the vertical synchronizing signals is not as specified, for example, when the external video signal is in a still mode or a search mode from a VTR, the second The control in the field does not become illegal, and a good display can always be performed with a simple configuration. In the above-described apparatus, the vertical synchronization signal of the second field is generated at the center of the scanning line as described above. Therefore, if the memory control circuit (9) is directly reset by the vertical synchronizing signal, the position of the image to be read is shifted. Therefore, in this memory control circuit (9),
For example, after a reset signal (vertical synchronization signal) is supplied, an actual reset is performed by the next horizontal synchronization signal. If however the interlace, for example, as shown in FIG. 3 has been performed, while for example the in the first field shown by a solid line reset is performed at the position of R ₁ of the horizontal synchronizing signal after the vertical sync signal V ₁ Te, in the second field shown by a broken line reset is performed in the R ₂ of the horizontal synchronizing signal after the vertical sync signal V _2. In this case, the scanning line (solid line) of the first field is
It is below the scanning line (broken line) of the field, and is reversed from the original position of the scanning line. Thus, when a general-purpose character generator (14) is used, as shown in the above-described embodiment, the field discrimination signal is inverted using the interval (16) so that the position of the scanning line is changed to the original position. To be returned to. Thus, according to the above-described apparatus, when displaying images such as characters from a microcomputer, for example, by superimposing the images on a screen of a video signal of the NTSC system, favorable display can be performed with a simple configuration. is there. According to the present invention, since control is performed in units of one field, a conventional circuit can be used as it is as a memory control circuit, and an extraction circuit for extracting a vertical synchronization signal of a reference field. Are unnecessary, and can be performed by a simple device, and good display can always be performed even when the number of scanning lines between the vertical synchronization signals is not as specified.

【図面の簡単な説明】第１図は従来の装置の説明のための図、第２図は本発明
の一例の構成図、第３図はその説明のための図である。（１）は入力端子、（２）はスイッチ回路、（３）は出
力端子、（５）は同期検出回路、（９）は制御回路、
（10）はフィールド判別回路、（12）はCPU、（13）はR
AM、（14）はキャラクタジェネレータ、（16）はインバ
ータである。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining a conventional apparatus, FIG. 2 is a diagram showing an example of the present invention, and FIG. 3 is a diagram for explaining the same. (1) is an input terminal, (2) is a switch circuit, (3) is an output terminal, (5) is a synchronization detection circuit, (9) is a control circuit,
(10) is a field discrimination circuit, (12) is a CPU, (13) is R
AM, (14) is a character generator, and (16) is an inverter.

Claims

(57) [Claims] A display device for displaying characters from a character generator by superimposing on a screen of an external video signal of an interlaced type, wherein the character generator in which at least one character is formed by 2 ⁿ scanning lines; A memory control circuit for forming an address for one field in a direction orthogonal to the line as a binary value; a synchronization detecting means for detecting a vertical synchronization signal of the external video signal; Resetting means for resetting the memory control circuit in relation to a vertical synchronizing signal; and field discriminating means for discriminating the interlaced first and second fields of the external video signal; Lower n- of addresses formed by the circuit
The character code to be displayed is determined for the address excluding one bit, and this character code is supplied to the character generator to select a character to be displayed. The lower n bits of the address formed by the memory control circuit are selected. −
By adding a value corresponding to the field determined by the field determination means to one bit to obtain a read address of the character generator, the character is read from the character generator in accordance with the interlace. Display device.