JP2654014B2 - 負性抵抗を負荷とするトランジスタ回路 - Google Patents
負性抵抗を負荷とするトランジスタ回路Info
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- JP2654014B2 JP2654014B2 JP62113386A JP11338687A JP2654014B2 JP 2654014 B2 JP2654014 B2 JP 2654014B2 JP 62113386 A JP62113386 A JP 62113386A JP 11338687 A JP11338687 A JP 11338687A JP 2654014 B2 JP2654014 B2 JP 2654014B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は負性抵抗素子を負荷として用いたトランジス
タ回路に関するものである。
タ回路に関するものである。
トランジスタは論理回路、増幅回路、記憶回路などに
広く応用されているが、このようなトランジスタ回路は
一般に負荷と呼ばれる要素を有している。そして、一般
的にこの負荷には、受動素子としての抵抗を用いたもの
と、能動素子としてのディプリーション型FET（電界効
果トランジスタ）を用いたものなどがある。
広く応用されているが、このようなトランジスタ回路は
一般に負荷と呼ばれる要素を有している。そして、一般
的にこの負荷には、受動素子としての抵抗を用いたもの
と、能動素子としてのディプリーション型FET（電界効
果トランジスタ）を用いたものなどがある。
以下、添付図面の第12図を参照して、従来の技術を説
明する。
明する。
第12図（ａ）はこれら負荷の電流／電圧特性を示して
いる。図示の通り、オーミックな抵抗を用いた負荷で
は、印加電圧Ｖの上昇に比例して電流Ｉが増大する（直
線イ）が、ディプリーション型FETを用いた負荷では、
印加電圧Ｖが一定レベルを超えると電流Ｉは飽和する
（曲線ロ）。このような負荷は、例えば第12図（ｂ）に
示すようなインバータ回路に用いられている。このイン
バータ回路はFET（電界効果トランジスタ）１と負荷RL
を直列接続して構成され、電源Vddにより動作する。そ
して、FET1のゲートに入力される信号Sinに応じた信号S
outを外部回路に出力する。
いる。図示の通り、オーミックな抵抗を用いた負荷で
は、印加電圧Ｖの上昇に比例して電流Ｉが増大する（直
線イ）が、ディプリーション型FETを用いた負荷では、
印加電圧Ｖが一定レベルを超えると電流Ｉは飽和する
（曲線ロ）。このような負荷は、例えば第12図（ｂ）に
示すようなインバータ回路に用いられている。このイン
バータ回路はFET（電界効果トランジスタ）１と負荷RL
を直列接続して構成され、電源Vddにより動作する。そ
して、FET1のゲートに入力される信号Sinに応じた信号S
outを外部回路に出力する。
第12図（ｃ）は同図（ｂ）に示すインバータ回路にお
けるFET1の特性と、負荷RLによる負荷抵抗線との関係を
示す特性図で、同図（ｄ）はその伝達特性図である。な
お、図中において一点鎖線は負荷RLをオーミック抵抗と
したときに対応し、二点鎖線は負荷RLをディプリーショ
ン型FETとしたときに対応している。また、図中のSin1
〜Sin4はそれぞれFET1のゲート電位（入力信号Sin）の
異なるレベルを示している。第12図（ｄ）から明らかな
ように、FET1の出力信号Soutは入力信号Sinの一価関数
となっている。
けるFET1の特性と、負荷RLによる負荷抵抗線との関係を
示す特性図で、同図（ｄ）はその伝達特性図である。な
お、図中において一点鎖線は負荷RLをオーミック抵抗と
したときに対応し、二点鎖線は負荷RLをディプリーショ
ン型FETとしたときに対応している。また、図中のSin1
〜Sin4はそれぞれFET1のゲート電位（入力信号Sin）の
異なるレベルを示している。第12図（ｄ）から明らかな
ように、FET1の出力信号Soutは入力信号Sinの一価関数
となっている。
しかしながら、上記の従来方式で例えば記憶機能を有
する論理回路を実現しようとすると、必要なトランジス
タの数が多くなって回路が複雑化する。これは、スタテ
ィックに動作する論理回路を構成する場合や、２つの動
作点を有する増幅回路を構成する場合、あるいは記憶回
路そのものを構成する場合についても同様である。
する論理回路を実現しようとすると、必要なトランジス
タの数が多くなって回路が複雑化する。これは、スタテ
ィックに動作する論理回路を構成する場合や、２つの動
作点を有する増幅回路を構成する場合、あるいは記憶回
路そのものを構成する場合についても同様である。
一方、負性抵抗を呈する素子には数多くのものがあ
り、古くはトンネルダイオードやガンダイオードなどと
して、また最近では共鳴トンネルダイオードや超格子ダ
イオードなどとして知られている。そして、例えば上記
の共鳴トンネルダイオードでは、室温においてもボルト
オーダーの負性抵抗を呈することが最近になって確認さ
れている（例えば、「固体物理」Vol.21,No.8（1986）,
P.566〜572）。しかしながら、このような負性抵抗素子
をトランジスタと組み合せることについては、発振回路
や高速スイッチング回路については報告および実用化が
なされているが、前述の論理回路などについては未だ注
目すべき報告がされていない。
り、古くはトンネルダイオードやガンダイオードなどと
して、また最近では共鳴トンネルダイオードや超格子ダ
イオードなどとして知られている。そして、例えば上記
の共鳴トンネルダイオードでは、室温においてもボルト
オーダーの負性抵抗を呈することが最近になって確認さ
れている（例えば、「固体物理」Vol.21,No.8（1986）,
P.566〜572）。しかしながら、このような負性抵抗素子
をトランジスタと組み合せることについては、発振回路
や高速スイッチング回路については報告および実用化が
なされているが、前述の論理回路などについては未だ注
目すべき報告がされていない。
そこで本発明は、この負性抵抗素子をトランジスタと
組み合せることにより、簡単な構成で各種の論理操作、
増幅あるいは記憶などの機能を実現できるトランジスタ
回路を提供することを目的とする。
組み合せることにより、簡単な構成で各種の論理操作、
増幅あるいは記憶などの機能を実現できるトランジスタ
回路を提供することを目的とする。
本出願の第１の発明に係る負性抵抗を負荷とするトラ
ンジスタ回路は、少なくとも１つのトランジスタと、こ
のトランジスタに負荷として接続された負性抵抗素子と
を備えることを特徴とする。
ンジスタ回路は、少なくとも１つのトランジスタと、こ
のトランジスタに負荷として接続された負性抵抗素子と
を備えることを特徴とする。
また、第２の発明に係るトランジスタ回路は、第１の
発明の如くにトランジスタと負性抵抗素子を組み合せな
がら、このトランジスタの入力信号の１つの値に対して
出力信号が異なる２値をとりうるようにしたことを特徴
とする。
発明の如くにトランジスタと負性抵抗素子を組み合せな
がら、このトランジスタの入力信号の１つの値に対して
出力信号が異なる２値をとりうるようにしたことを特徴
とする。
さらに、第３の発明に係るトランジスタ回路は、第１
および第２の発明の如くにトランジスタと負性抵抗素子
を組み合せながら、このトランジスタの入力信号の１つ
の値に対して出力信号が１つの値をとるようにしたこと
を特徴とする。
および第２の発明の如くにトランジスタと負性抵抗素子
を組み合せながら、このトランジスタの入力信号の１つ
の値に対して出力信号が１つの値をとるようにしたこと
を特徴とする。
第１の発明に係る負性抵抗を負荷とするトランジスタ
回路は、以上の通りに構成されるので、トランジスタの
入力信号と出力信号の間に成り立つ伝達特性は２価の関
数として表わされるように作用する。
回路は、以上の通りに構成されるので、トランジスタの
入力信号と出力信号の間に成り立つ伝達特性は２価の関
数として表わされるように作用する。
また、第２の発明に係るトランジスタ回路は、以上の
通りに構成されるので、入力信号のバイアスをヒステリ
シス特性の２つの分枝点の間に設定することにより、入
力信号の１つの値に対して出力信号が２つの値をとりう
るように作用する。
通りに構成されるので、入力信号のバイアスをヒステリ
シス特性の２つの分枝点の間に設定することにより、入
力信号の１つの値に対して出力信号が２つの値をとりう
るように作用する。
さらに、第３の発明に係る負性抵抗を負荷とするトラ
ンジスタ回路は、以上の通りに構成されるので、入力信
号のバイアスをヒステリシス特性の２つの分枝点のいず
れかの近傍に設定することにより、入力信号の１の値に
対して出力信号が１つの値をとりうるように作用し、ま
たこの出力信号の１つの値は上記のバイアスをいずれの
分枝点の近傍に設定するかにより異なるように作用す
る。
ンジスタ回路は、以上の通りに構成されるので、入力信
号のバイアスをヒステリシス特性の２つの分枝点のいず
れかの近傍に設定することにより、入力信号の１の値に
対して出力信号が１つの値をとりうるように作用し、ま
たこの出力信号の１つの値は上記のバイアスをいずれの
分枝点の近傍に設定するかにより異なるように作用す
る。
以下、添付図面を参照して、実施例にもとづき本発明
を詳細に説明する。なお、図面の説明において同一の要
素には同一の符号を付し、重複する説明を省略する。
を詳細に説明する。なお、図面の説明において同一の要
素には同一の符号を付し、重複する説明を省略する。
第１図は本発明の第１実施例の回路図である。同図に
おいて、FET1に直列接続された負荷RNLは負性抵抗素子
であり、このようなものとしては例えば前述の共鳴トン
ネルダイオードがある。第２図（ａ）は負性抵抗素子R
NLの電流／電圧特性の一例を示すものであり、例えば20
0mV、10mAの点から400mV、3mAに至るところで負性抵抗
が現れている。第１図の回路におけるFET1の特性と負性
抵抗素子RNLによる負荷抵抗線の関係を示すと、第２図
（ｂ）のようになる。
おいて、FET1に直列接続された負荷RNLは負性抵抗素子
であり、このようなものとしては例えば前述の共鳴トン
ネルダイオードがある。第２図（ａ）は負性抵抗素子R
NLの電流／電圧特性の一例を示すものであり、例えば20
0mV、10mAの点から400mV、3mAに至るところで負性抵抗
が現れている。第１図の回路におけるFET1の特性と負性
抵抗素子RNLによる負荷抵抗線の関係を示すと、第２図
（ｂ）のようになる。
そこで、第２図（ｃ）の伝達特性を参照しながら、第
１図に示す実施例回路の作用を説明する。FET1のゲート
への入力信号SinをゼロからSin1,Sin2,Sin3と順次に上
昇させていくと、回路の電流と電圧は第２図（ｂ）で矢
印にて示すように、点a,b,cに沿って推移していく。そ
して、入力信号SinをSin3から更に上昇させると、FET1
の特性線と負性抵抗素子RNLの負荷抵抗線の交点が消滅
し、動作点は第２図（ｂ）の点ｇと点ｈの間の点（図示
せず。）に遷移する。しかる後、FET1の入力信号SinをS
in4へと上昇させると、動作点は同図（ｂ）の点ｈへと
移る。
１図に示す実施例回路の作用を説明する。FET1のゲート
への入力信号SinをゼロからSin1,Sin2,Sin3と順次に上
昇させていくと、回路の電流と電圧は第２図（ｂ）で矢
印にて示すように、点a,b,cに沿って推移していく。そ
して、入力信号SinをSin3から更に上昇させると、FET1
の特性線と負性抵抗素子RNLの負荷抵抗線の交点が消滅
し、動作点は第２図（ｂ）の点ｇと点ｈの間の点（図示
せず。）に遷移する。しかる後、FET1の入力信号SinをS
in4へと上昇させると、動作点は同図（ｂ）の点ｈへと
移る。
次に、入力信号SinをSin4からSin3,Sin2へと順次に低
下させると、動作点は第２図（ｂ）の点ｈから点g,fへ
と順次に推移する。そして、入力信号SinをSin2から更
に低下させると、再びFET1の特性線と負性抵抗素子RNL
の負荷抵抗線の交点が消滅し、動作点は第２図（ｂ）の
点a,bの間の点（図示せず。）に遷移する。しかる後、F
ET1の入力信号SinをSin1へと低下させると、動作点は同
図（ｂ）の点ａへと移る。
下させると、動作点は第２図（ｂ）の点ｈから点g,fへ
と順次に推移する。そして、入力信号SinをSin2から更
に低下させると、再びFET1の特性線と負性抵抗素子RNL
の負荷抵抗線の交点が消滅し、動作点は第２図（ｂ）の
点a,bの間の点（図示せず。）に遷移する。しかる後、F
ET1の入力信号SinをSin1へと低下させると、動作点は同
図（ｂ）の点ａへと移る。
第２図（ｃ）はこのような入力信号Sinと出力信号S
outの関係を、伝達特性として示している。同図から明
らかなように、１つの入力信号Sinの値に対して出力信
号Soutが２つの安定した値をとり得るという意味で、ヒ
ステリシス特性が現れている。本発明はこのヒステリシ
ス特性を積極的に利用することにより、記憶機能、論理
機能、増幅機能などを実現しようとするものである。
outの関係を、伝達特性として示している。同図から明
らかなように、１つの入力信号Sinの値に対して出力信
号Soutが２つの安定した値をとり得るという意味で、ヒ
ステリシス特性が現れている。本発明はこのヒステリシ
ス特性を積極的に利用することにより、記憶機能、論理
機能、増幅機能などを実現しようとするものである。
以下、これらの機能について、図面を参照しながら具
体的に説明する。
体的に説明する。
記憶機能は下記のようにして実現される。まず、入力
信号Sinのバイアスを例えば第２図（ｃ）のSin2とSin3
の間に設定する。そして、例えばピーク値がSin4となる
ような正のパルスを入力信号SinとしてFET1に加える
と、回路の動作点は第２図（ｃ）の点f,gの間で安定す
る。次に、例えばピーク値がSin1となるような負のパル
スを入力信号SinとしてFET1に加えると、回路の動作点
は点f,gの間から点b,cの間に切り換わり、ここで安定す
る。従って、回路の動作点を正・負のパルスで上・下の
分枝に切り換えることができ、その状態は後にも保持さ
れるので、スタティックな記憶機能を実現できる。
信号Sinのバイアスを例えば第２図（ｃ）のSin2とSin3
の間に設定する。そして、例えばピーク値がSin4となる
ような正のパルスを入力信号SinとしてFET1に加える
と、回路の動作点は第２図（ｃ）の点f,gの間で安定す
る。次に、例えばピーク値がSin1となるような負のパル
スを入力信号SinとしてFET1に加えると、回路の動作点
は点f,gの間から点b,cの間に切り換わり、ここで安定す
る。従って、回路の動作点を正・負のパルスで上・下の
分枝に切り換えることができ、その状態は後にも保持さ
れるので、スタティックな記憶機能を実現できる。
論理機能は例えば第３図に示すようにして実現され
る。まず、入力信号としてハイレベル（Ｈ）、ロウレベ
ル（Ｌ）およびミディアムレベル（Ｍ）の３つを考え、
それぞれのレベルを例えば第２図（ｃ）において Ｈ＝Sin4 Ｌ＝Sin1 Ｍ＝Sin2〜Sin3 になるように設定する。そして、例えば、第３図に示す
ように入力信号Sinを切り換えると、まず入力信号Sin＝
Ｈのときは回路の動作点は第２図（ｃ）のｈ点となるの
で、出力信号SoutはＬになる。次に、入力信号SinをＨ
からＭに切り換えても動作点は点ｇ〜ｆにあるので、出
力信号SoutはＬのまま保持（C;continue）される。しか
る後、入力信号SinをＨ、Ｍと切り換えても動作点は点
ｆ〜ｈにあるので、出力信号SoutはＬのままである。次
に、入力信号SinをＭあるいはＨからＬへと切り換える
と、回路の動作点は第２図（ｃ）の点ｆから点ａへと遷
移するので、出力信号SoutはＬからＨへと反転する。し
かる後、入力信号SinをＬからＭへ切り換えても、出力
信号SoutはＨのまま保持される。従って、保持機能を有
するインバータ回路が実現される。
る。まず、入力信号としてハイレベル（Ｈ）、ロウレベ
ル（Ｌ）およびミディアムレベル（Ｍ）の３つを考え、
それぞれのレベルを例えば第２図（ｃ）において Ｈ＝Sin4 Ｌ＝Sin1 Ｍ＝Sin2〜Sin3 になるように設定する。そして、例えば、第３図に示す
ように入力信号Sinを切り換えると、まず入力信号Sin＝
Ｈのときは回路の動作点は第２図（ｃ）のｈ点となるの
で、出力信号SoutはＬになる。次に、入力信号SinをＨ
からＭに切り換えても動作点は点ｇ〜ｆにあるので、出
力信号SoutはＬのまま保持（C;continue）される。しか
る後、入力信号SinをＨ、Ｍと切り換えても動作点は点
ｆ〜ｈにあるので、出力信号SoutはＬのままである。次
に、入力信号SinをＭあるいはＨからＬへと切り換える
と、回路の動作点は第２図（ｃ）の点ｆから点ａへと遷
移するので、出力信号SoutはＬからＨへと反転する。し
かる後、入力信号SinをＬからＭへ切り換えても、出力
信号SoutはＨのまま保持される。従って、保持機能を有
するインバータ回路が実現される。
上記の記憶機能および論理機能は、入力信号Sinの１
つの値に対して出力信号が異なる２つの値をとるうるこ
とを利用したものであり、バイアスを伝達特性の２つの
分枝点の間に設定し、動作点を上下の分枝間で切り換え
ることにより実現されるものである。
つの値に対して出力信号が異なる２つの値をとるうるこ
とを利用したものであり、バイアスを伝達特性の２つの
分枝点の間に設定し、動作点を上下の分枝間で切り換え
ることにより実現されるものである。
これに対して増幅機能は、入力信号Sinのバイアスを
２つの分枝点の近傍にとることにより実現される。すな
わち、例えば第２図（ｃ）の点a,bの間の分枝点近傍に
バイアスを設定し、例えば入力信号SinをSin1とSin2の
間で変化させると、第１の増幅特性で働く増幅回路が得
られる。一方、第２図（ｃ）の点g,hの間の分枝点近傍
にバイアスを設定し、例えば入力信号SinをSin3とSin4
の間で変化させると、第２の増幅特性で働く増幅回路が
得られる。従って、本発明のトランジスタ回路によれ
ば、バイアスを変更させることによって特性の異なる増
幅回路を実現することができる。
２つの分枝点の近傍にとることにより実現される。すな
わち、例えば第２図（ｃ）の点a,bの間の分枝点近傍に
バイアスを設定し、例えば入力信号SinをSin1とSin2の
間で変化させると、第１の増幅特性で働く増幅回路が得
られる。一方、第２図（ｃ）の点g,hの間の分枝点近傍
にバイアスを設定し、例えば入力信号SinをSin3とSin4
の間で変化させると、第２の増幅特性で働く増幅回路が
得られる。従って、本発明のトランジスタ回路によれ
ば、バイアスを変更させることによって特性の異なる増
幅回路を実現することができる。
次に、本発明の他の実施例について詳細に説明する。
第４図は他の実施例に係るトランジスタ回路図で、こ
れらによれば各種の論理操作を行なうことができる。同
図（ａ）は記憶機能付きのNAND回路であって、２個のFE
T1、FET2からなるトランジスタ直列回路に負性抵抗素子
RNLが直列接続されている。この回路は第５図（ａ）の
真理値表のように動作する。すなわち、FET1、FET2に対
する入力信号Sina,Sinbの少なくともいずれか一方がロ
ウレベルLa,Lbであるとき出力信号SoutはＨとなり、入
力信号Sina,Sinbが共にHa,HbのときにＬとなる。一方、
入力信号Sina,Sinbのいずれか一方がハイレベルHa,Hbで
あって他方がミディアムレベルMa,Mbのとき、および双
方がMa,Mbのときには出力信号Soutは以前の状態（Ｌか
Ｈ）が保持（C;continue）されるので、結果として記憶
機能付きのNAND回路が実現できることになる。
れらによれば各種の論理操作を行なうことができる。同
図（ａ）は記憶機能付きのNAND回路であって、２個のFE
T1、FET2からなるトランジスタ直列回路に負性抵抗素子
RNLが直列接続されている。この回路は第５図（ａ）の
真理値表のように動作する。すなわち、FET1、FET2に対
する入力信号Sina,Sinbの少なくともいずれか一方がロ
ウレベルLa,Lbであるとき出力信号SoutはＨとなり、入
力信号Sina,Sinbが共にHa,HbのときにＬとなる。一方、
入力信号Sina,Sinbのいずれか一方がハイレベルHa,Hbで
あって他方がミディアムレベルMa,Mbのとき、および双
方がMa,Mbのときには出力信号Soutは以前の状態（Ｌか
Ｈ）が保持（C;continue）されるので、結果として記憶
機能付きのNAND回路が実現できることになる。
第４図（ｂ）は記憶機能付きのNOR回路であって、２
個のFET1、FET2の並列回路に負性抵抗素子R NLが直列接
続されている。この回路は、第５図（ｂ）の真理値表の
ように動作する。すなわち、FET1、FET2に対する入力信
号Sina,Sinbの少なくともいずれか一方がハイレベルHa,
Hbであるとき出力信号SoutはＬとなり、入力信号Sina,S
inbが共にLa,LbのときにＨとなる。一方、入力信号
Sina,Sinbのいずれか一方がロウレベルLa,Lbであって他
方がミディアムレベルMa,Mbのとき、および双方がMa,Mb
のときには、出力信号Soutは以前の状態（ＬかＨ）が保
持（C;continue）されるので、結果として記憶機能付き
のNOR回路が実現できることになる。
個のFET1、FET2の並列回路に負性抵抗素子R NLが直列接
続されている。この回路は、第５図（ｂ）の真理値表の
ように動作する。すなわち、FET1、FET2に対する入力信
号Sina,Sinbの少なくともいずれか一方がハイレベルHa,
Hbであるとき出力信号SoutはＬとなり、入力信号Sina,S
inbが共にLa,LbのときにＨとなる。一方、入力信号
Sina,Sinbのいずれか一方がロウレベルLa,Lbであって他
方がミディアムレベルMa,Mbのとき、および双方がMa,Mb
のときには、出力信号Soutは以前の状態（ＬかＨ）が保
持（C;continue）されるので、結果として記憶機能付き
のNOR回路が実現できることになる。
第４図（ｃ）はスレッショルド機能を有するNAND回路
であって、１個のバイポーラトランジスタTrのベース
に、抵抗r1,r2を介して２つの入力信号Sina,Sinbが与え
られるようになっている。この回路は第５図（ｃ）の真
理値表に示されるように、第４図（ｂ）の回路と同様に
働く。すなわち、ベース電流の加算によるNAND機能と記
憶機能が一体的に実現されることになる。なお、このト
ランジスタTrはHET（ホットエレクトロントランジス
タ）としてもよい。
であって、１個のバイポーラトランジスタTrのベース
に、抵抗r1,r2を介して２つの入力信号Sina,Sinbが与え
られるようになっている。この回路は第５図（ｃ）の真
理値表に示されるように、第４図（ｂ）の回路と同様に
働く。すなわち、ベース電流の加算によるNAND機能と記
憶機能が一体的に実現されることになる。なお、このト
ランジスタTrはHET（ホットエレクトロントランジス
タ）としてもよい。
本発明は上記実施例に限定されるものではなく、種々
の変形が可能である。
の変形が可能である。
回路に接続される負性抵抗素子は第２図（ａ）に示す
特性のものに限定されず、例えば第６図（ａ）に一点鎖
線あるいは二点鎖線で示す如き負性抵抗特性を呈するも
のであってもよい。負性抵抗素子といては前述のトンネ
ルダイオード、共鳴トンネルダイオード、ガンダイオー
ド、超格子ダイオードのほか、ジョセフソン接合素子な
どであってもよい。なお、このジョセフソン接合素子
は、第６図（ａ）に一点鎖線で示すような特性を呈する
ことが知られている。
特性のものに限定されず、例えば第６図（ａ）に一点鎖
線あるいは二点鎖線で示す如き負性抵抗特性を呈するも
のであってもよい。負性抵抗素子といては前述のトンネ
ルダイオード、共鳴トンネルダイオード、ガンダイオー
ド、超格子ダイオードのほか、ジョセフソン接合素子な
どであってもよい。なお、このジョセフソン接合素子
は、第６図（ａ）に一点鎖線で示すような特性を呈する
ことが知られている。
負性抵抗素子を回路に接続すると発振を起こす可能性
があるが、このようなときは負性抵抗素子に直列抵抗を
付加することにより、負性抵抗領域を狭くすればよい。
第６図（ｂ）はそのときの電流／電圧特性図であり、実
線で示すような負性抵抗特性は上記のように直列抵抗を
付加することにより、図中の一点鎖線、二点鎖線の如く
にすることができる。
があるが、このようなときは負性抵抗素子に直列抵抗を
付加することにより、負性抵抗領域を狭くすればよい。
第６図（ｂ）はそのときの電流／電圧特性図であり、実
線で示すような負性抵抗特性は上記のように直列抵抗を
付加することにより、図中の一点鎖線、二点鎖線の如く
にすることができる。
負性抵抗素子の特性については、第２図の入力（制御
入力）Tinで制御できるようにしてもよい。例えば、制
御入力TinをTin1からTin2に変えることにより、負性抵
抗特性を第７図（ａ）の実線から点線のように切り変え
ると、その伝達特性は同図（ｂ）に示すようにシフトす
ることになる。従って、制御入力Tinの設定のみによっ
て回路の機能を多様化できることになる。
入力）Tinで制御できるようにしてもよい。例えば、制
御入力TinをTin1からTin2に変えることにより、負性抵
抗特性を第７図（ａ）の実線から点線のように切り変え
ると、その伝達特性は同図（ｂ）に示すようにシフトす
ることになる。従って、制御入力Tinの設定のみによっ
て回路の機能を多様化できることになる。
回路構成は図示のものに限定されず、トランジスタの
負荷として負性抵抗素子を用いるものであればいかなる
ものでもよい。また、トランジスタもFET（電界効果ト
ランジスタ）に限定されず、バイポーラトランジスタや
静電誘導トランジスタ、あるいはHEMT（高電子易動度ト
ランジスタ）などであってもよい。
負荷として負性抵抗素子を用いるものであればいかなる
ものでもよい。また、トランジスタもFET（電界効果ト
ランジスタ）に限定されず、バイポーラトランジスタや
静電誘導トランジスタ、あるいはHEMT（高電子易動度ト
ランジスタ）などであってもよい。
次に、本発明のトランジスタ回路を単一の基板上に集
積して実現する例を説明する。
積して実現する例を説明する。
第８図は第１図の回路を１枚のガリウムヒ素（GaAs）
基板上に実現したときの、素子の断面図である。同図に
示す通り、厚さ300μｍ程度のガリウムヒ素基板１上に
は、ｎ型またはｐ型GaAsからなるエピタキシャル層２が
0.5μｍ程度の厚さで形成されている。そして、エピタ
キシャル層２のゲート形成領域には、HEMTのチャネルと
同様のｎ型伝導層からなるチャネル３が100Å（オング
ストローム）程度の厚さに形成され、その両側にはn+型
GaAsからなるソース電極４およびドレイン電極５が、0.
5μｍ程度の厚さで形成されている。さらに、ゲート形
成領域にはアルミニウムガリウムヒ素（AlGaAs）からな
るゲート絶縁膜６が300Å程度の厚さで形成され、その
上のモリブデン（Mo）あるいはAlからなるゲート電極７
と合わせて、第１図に示すFET1が構成されている。
基板上に実現したときの、素子の断面図である。同図に
示す通り、厚さ300μｍ程度のガリウムヒ素基板１上に
は、ｎ型またはｐ型GaAsからなるエピタキシャル層２が
0.5μｍ程度の厚さで形成されている。そして、エピタ
キシャル層２のゲート形成領域には、HEMTのチャネルと
同様のｎ型伝導層からなるチャネル３が100Å（オング
ストローム）程度の厚さに形成され、その両側にはn+型
GaAsからなるソース電極４およびドレイン電極５が、0.
5μｍ程度の厚さで形成されている。さらに、ゲート形
成領域にはアルミニウムガリウムヒ素（AlGaAs）からな
るゲート絶縁膜６が300Å程度の厚さで形成され、その
上のモリブデン（Mo）あるいはAlからなるゲート電極７
と合わせて、第１図に示すFET1が構成されている。
負性抵抗素子RNLは上記のドレイン電極５の上に、二
重障壁型の共鳴トンネルダイオードとして実現されてい
る。すなわち、ドレイン電極５の上にシリコン（Si）を
ドープしたn+型GaAsを0.5μｍ程度の厚さで形成して下
部n+電極８とし、その上にAlAs/GaAs/AlAsの３層構造か
らなる二重障壁層９を形成する。ここで、上記のAlAs
層、GaAs層、AlAs層の厚さはそれぞれ、23Å、70Å、23
Å程度である。そして、その上にn+型GaAsからなる上部
n+電極10を0.5μｍ程度の厚さで形成し、金（Au）、ゲ
ルマニウム（Ge）、ニッケル（Ni）からなる合金の電極
11を施せば完成する。
重障壁型の共鳴トンネルダイオードとして実現されてい
る。すなわち、ドレイン電極５の上にシリコン（Si）を
ドープしたn+型GaAsを0.5μｍ程度の厚さで形成して下
部n+電極８とし、その上にAlAs/GaAs/AlAsの３層構造か
らなる二重障壁層９を形成する。ここで、上記のAlAs
層、GaAs層、AlAs層の厚さはそれぞれ、23Å、70Å、23
Å程度である。そして、その上にn+型GaAsからなる上部
n+電極10を0.5μｍ程度の厚さで形成し、金（Au）、ゲ
ルマニウム（Ge）、ニッケル（Ni）からなる合金の電極
11を施せば完成する。
第９図はヘテロ接合によるハイポーラトランジスタTr
の負荷として、二重障壁型の共鳴トンネルダイオードを
用いたときの素子断面図である。同図において、n+型Ga
Asからなる基板21上にはｎ型あるいはn+型GaAsからなる
コレクタ22が2000Å程度の厚さで形成され、その上にP+
型GaAsからなるベース23が1000Å程度の厚さが形成され
ている。そして、ベースイ23の上には300Å程度の厚さ
のグレーディング層24を介してｎ型AlGaAsからなるエミ
ッタ25が形成され、図示の通りにベース電極26およびコ
レクタ電極27が設けられてトランジスタTrが構成されて
いる。なお、負性抵抗素子RNLはコレクタ22の上に、第
８図のものとほぼ同様にして形成されている。
の負荷として、二重障壁型の共鳴トンネルダイオードを
用いたときの素子断面図である。同図において、n+型Ga
Asからなる基板21上にはｎ型あるいはn+型GaAsからなる
コレクタ22が2000Å程度の厚さで形成され、その上にP+
型GaAsからなるベース23が1000Å程度の厚さが形成され
ている。そして、ベースイ23の上には300Å程度の厚さ
のグレーディング層24を介してｎ型AlGaAsからなるエミ
ッタ25が形成され、図示の通りにベース電極26およびコ
レクタ電極27が設けられてトランジスタTrが構成されて
いる。なお、負性抵抗素子RNLはコレクタ22の上に、第
８図のものとほぼ同様にして形成されている。
第10図は第９図のものと同様の回路を実現するもので
あるが、各回路要素の配置が異なっている。すなわち、
第10図の装置では基板側に二重障壁層９を設けて共鳴ト
ンネルダイオード（RNL）を構成し、その上部n+電極10
の上にヘテロ接合型のバイポーラトランジスタTrを実現
している。
あるが、各回路要素の配置が異なっている。すなわち、
第10図の装置では基板側に二重障壁層９を設けて共鳴ト
ンネルダイオード（RNL）を構成し、その上部n+電極10
の上にヘテロ接合型のバイポーラトランジスタTrを実現
している。
上記第８図ないし第10図に示す装置によれば、いずれ
も前述の実施例の如き作用を呈することができる。第11
図は第８図の装置の動作特性を示す電流／電圧特性図で
ある。これにより、伝達特性にヒステリシスが現れるこ
とは容易に理解できる。なお、本発明の回路を基板上に
実現するものについては、第８図ないし第10図に示した
もの以外にも、種々の変形が可能である。
も前述の実施例の如き作用を呈することができる。第11
図は第８図の装置の動作特性を示す電流／電圧特性図で
ある。これにより、伝達特性にヒステリシスが現れるこ
とは容易に理解できる。なお、本発明の回路を基板上に
実現するものについては、第８図ないし第10図に示した
もの以外にも、種々の変形が可能である。
以上、詳細に説明した通り本発明によれば、トランジ
スタの負荷として負荷抵抗素子を用いるようにしたの
で、伝達特性に現れるヒステリシスを利用することによ
り、極めて簡単な回路構成でスタティックな記憶機能、
各種の論理機能、増幅機能などを、個別あるいは複合的
に発揮できるという優れた効果を奏する。
スタの負荷として負荷抵抗素子を用いるようにしたの
で、伝達特性に現れるヒステリシスを利用することによ
り、極めて簡単な回路構成でスタティックな記憶機能、
各種の論理機能、増幅機能などを、個別あるいは複合的
に発揮できるという優れた効果を奏する。
第１図は本発明の実施例の回路図、第２図は第１図の回
路の特性図、第３図は第１図に示す回路の論理機能を説
明するタイミングチャート、第４図は本発明の他の実施
例の回路図、第５図は第４図に示す回路の機能を説明す
る図、第６図は本発明の実施例の変形例に係る負性抵抗
素子の特性図、第７図は負性抵抗素子に制御入力を加え
たときの特性図、第８図ないし第10図は本発明を基板上
に実現した素子の断面図、第11図は第８図に示す素子の
動作特性図、第12図は従来技術の説明図である。 Sin……入力信号、Sout……出力信号、１……GaAs基
板、２……エピタキシャル層、３……チャネル、４……
ソース、５……ドレイン、６……ゲート絶縁膜、７……
ゲート電極、８……下部n+電極、９……二重障壁層、10
……上部n+電極、11……電極、21……n+型GaAs基板、22
……コレクタ、23……ベース、24……グレーディング
層、25……エミッタ、26……ベース電極、27……コレク
タ電極。
路の特性図、第３図は第１図に示す回路の論理機能を説
明するタイミングチャート、第４図は本発明の他の実施
例の回路図、第５図は第４図に示す回路の機能を説明す
る図、第６図は本発明の実施例の変形例に係る負性抵抗
素子の特性図、第７図は負性抵抗素子に制御入力を加え
たときの特性図、第８図ないし第10図は本発明を基板上
に実現した素子の断面図、第11図は第８図に示す素子の
動作特性図、第12図は従来技術の説明図である。 Sin……入力信号、Sout……出力信号、１……GaAs基
板、２……エピタキシャル層、３……チャネル、４……
ソース、５……ドレイン、６……ゲート絶縁膜、７……
ゲート電極、８……下部n+電極、９……二重障壁層、10
……上部n+電極、11……電極、21……n+型GaAs基板、22
……コレクタ、23……ベース、24……グレーディング
層、25……エミッタ、26……ベース電極、27……コレク
タ電極。
Claims (18)
- 【請求項１】少なくとも１つのトランジスタと、このト
ランジスタに負荷として接続された負性抵抗素子とを備
え、前記トランジスタの入力信号の１つの値に対して出
力信号が異なる２値をとりうるように、前記入力信号の
バイアスを設定したことを特徴とする負性抵抗を負荷と
するトランジスタ回路。 - 【請求項２】前記少なくとも１つのトランジスタが互い
に直列接続された複数のトランジスタを有するトランジ
スタ直列回路であり、前記負性抵抗素子が前記トランジ
スタ直列回路に直列に接続されていることを特徴とする
特許請求の範囲第１項記載の負性抵抗を負荷とするトラ
ンジスタ回路。 - 【請求項３】前記少なくとも１つのトランジスタが互い
に並列接続された複数のトランジスタを有するトランジ
スタ並列回路であり、前記負性抵抗素子が前記トランジ
スタ並列回路に直列に接続されていることを特徴とする
特許請求の範囲第１項記載の負性抵抗を負荷とするトラ
ンジスタ回路。 - 【請求項４】前記負性抵抗素子の有する負性抵抗特性
が、所定の制御信号により制御されることを特徴とする
特許請求の範囲第１項ないし第３項のいずれかに記載の
負性抵抗を負荷とするトランジスタ回路。 - 【請求項５】前記トランジスタおよび負性抵抗素子が単
一の基板上に集積して形成されていることを特徴とする
特許請求の範囲第１項ないし第４項のいずれかに記載の
負性抵抗を負荷とするトランジスタ回路。 - 【請求項６】前記負性抵抗素子がガンダイオードである
ことを特徴とする特許請求の範囲第１項ないし第５項の
いずれかに記載の負性抵抗を負荷とするトランジスタ回
路。 - 【請求項７】前記負性抵抗素子がトンネルダイオードで
あることを特徴とする特許請求の範囲第１項ないし第５
項のいずれかに記載の負性抵抗を負荷とするトランジス
タ回路。 - 【請求項８】前記負性抵抗素子が共鳴トンネルダイオー
ドであることを特徴とする特許請求の範囲第１項ないし
第５項のいずれかに記載の負性抵抗を負荷とするトラン
ジスタ回路。 - 【請求項９】前記負性抵抗素子が超格子ダイオードであ
ることを特徴とする特許請求の範囲第１項ないし第５項
のいずれかに記載の負性抵抗を負荷とするトランジスタ
回路。 - 【請求項１０】前記負性抵抗素子がジョセフソン接合素
子であることを特徴とする特許請求の範囲第１項ないし
第５項のいずれかに記載の負性抵抗を負荷とするトラン
ジスタ回路。 - 【請求項１１】少なくとも１つのトランジスタと、この
トランジスタに負荷として接続された負性抵抗素子とを
備え、前記トランジスタの入力信号の１つの値に対して
出力信号が１つの値をとりうるように、前記入力信号の
バイアスを設定したことを特徴とする負性抵抗を負荷と
するトランジスタ回路。 - 【請求項１２】前記負性抵抗素子の有する負性抵抗特性
が、所定の制御信号により制御されることを特徴とする
特許請求の範囲第11項記載の負性抵抗を負荷とするトラ
ンジスタ回路。 - 【請求項１３】前記トランジスタおよび負性抵抗素子が
単一の基板上に集積して形成されていることを特徴とす
る特許請求の範囲第11項記載の負性抵抗を負荷とするト
ランジスタ回路。 - 【請求項１４】前記負性抵抗素子がガンダイオードであ
ることを特徴とする特許請求の範囲第11項記載の負性抵
抗を負荷とするトランジスタ回路。 - 【請求項１５】前記負性抵抗素子がトンネルダイオード
であることを特徴とする特許請求の範囲第11項記載の負
性抵抗を負荷とするトランジスタ回路。 - 【請求項１６】前記負性抵抗素子が共鳴トンネルダイオ
ードであることを特徴とする特許請求の範囲第11項記載
の負性抵抗を負荷とするトランジスタ回路。 - 【請求項１７】前記負性抵抗素子が超格子ダイオードで
あることを特徴とする特許請求の範囲第11項記載の負性
抵抗を負荷とするトランジスタ回路。 - 【請求項１８】前記負性抵抗素子がジョセフソン接合素
子であることを特徴とする特許請求の範囲第11項記載の
負性抵抗を負荷とするトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113386A JP2654014B2 (ja) | 1987-05-09 | 1987-05-09 | 負性抵抗を負荷とするトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113386A JP2654014B2 (ja) | 1987-05-09 | 1987-05-09 | 負性抵抗を負荷とするトランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278421A JPS63278421A (ja) | 1988-11-16 |
| JP2654014B2 true JP2654014B2 (ja) | 1997-09-17 |
Family
ID=14610989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113386A Expired - Lifetime JP2654014B2 (ja) | 1987-05-09 | 1987-05-09 | 負性抵抗を負荷とするトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654014B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469163A (en) * | 1993-05-24 | 1995-11-21 | Texas Instruments Incorporated | Multiple resonant tunneling circuits for positive digit range-4 base-2 to binary conversion |
| KR101162729B1 (ko) * | 2007-07-30 | 2012-07-05 | 삼성전자주식회사 | 전기장센서의 센싱감도향상방법, 전기장 센서를 채용한저장장치, 및 그 정보재생방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282720A (ja) * | 1985-10-07 | 1987-04-16 | Fujitsu Ltd | 半導体基本論理回路 |
-
1987
- 1987-05-09 JP JP62113386A patent/JP2654014B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278421A (ja) | 1988-11-16 |
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