JP2642100B2 - Synchronization circuit - Google Patents

Synchronization circuit

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JP2642100B2
JP2642100B2 JP10262587A JP10262587A JP2642100B2 JP 2642100 B2 JP2642100 B2 JP 2642100B2 JP 10262587 A JP10262587 A JP 10262587A JP 10262587 A JP10262587 A JP 10262587A JP 2642100 B2 JP2642100 B2 JP 2642100B2
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Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、ビデオ信号とサンプリングクロックとを同
期させる同期化回路に係り、特に高速なビデオ信号を量
子化するに好適な同期化回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization circuit for synchronizing a video signal and a sampling clock, and more particularly to a synchronization circuit suitable for quantizing a high-speed video signal.

[従来の技術] 従来の方式は、特開昭58−16288号に記載のように、
供給されるビデオ信号との同期信号、すなわち水平同期
信号と供給されるサンプリングパルス信号の位相誤差を
検出し、前記位相誤差に応じて上記ビデオ信号の位相を
ずらすことにより、ビデオ信号とサンプリングパルス信
号の同期を取るようになっていた。
[Prior art] The conventional method is described in Japanese Patent Application Laid-Open No. 58-16288.
A video signal and a sampling pulse signal are detected by detecting a synchronization signal between the supplied video signal, that is, a phase error between the horizontal synchronization signal and the supplied sampling pulse signal, and shifting the phase of the video signal according to the phase error. Had to be synchronized.

[発明が解決しようとする問題点] 上記従来方法では、供給されるビデオ信号の同期信
号、すなわち水平同期信号と、供給されるサンプリング
パルス信号位相の誤差を検出し、前記位相誤差に応じて
ビデオ信号の位相をずらすことで、サンプリングパルス
信号とビデオ信号の同期を取っているので、水平同期信
号とビデオ信号との位相誤差が一定である必要がある。
[Problems to be Solved by the Invention] In the above-mentioned conventional method, an error between a synchronization signal of a supplied video signal, that is, a horizontal synchronization signal, and a supplied sampling pulse signal phase is detected, and a video signal is detected in accordance with the phase error. Since the sampling pulse signal and the video signal are synchronized by shifting the phase of the signal, the phase error between the horizontal synchronization signal and the video signal needs to be constant.

したがって、水平同期信号とビデオ信号との位相関係
が異なる装置で実施する場合、個々の装置で水平同期信
号とビデオ信号との位相誤差を考慮して、ビデオ信号の
遅延量を設定する必要があった。
Therefore, when implementing in a device in which the phase relationship between the horizontal synchronization signal and the video signal is different, it is necessary to set the delay amount of the video signal in each device in consideration of the phase error between the horizontal synchronization signal and the video signal. Was.

以上により、本発明の目的は、水平同期信号とビデオ
信号との位相誤差に関係なく、ビデオ信号とサンプリン
グパルス信号、すなわちサンプリングクロックとを同期
させることにある。
As described above, an object of the present invention is to synchronize a video signal with a sampling pulse signal, that is, a sampling clock, regardless of a phase error between the horizontal synchronization signal and the video signal.

[問題点を解決するための手段] 上記目的を達成するために、本発明は、入力ビデオ信
号とサンプリングクロックとを同期させる同期化回路に
おいて、 上記ビデオ信号を受けて遅延量の異なる複数のビデオ
信号を出力する遅延手段と、 上記遅延量の異なる複数のビデオ信号と上記サンプリ
ングクロックとの位相関係を検出する位相検出手段と、 該検出手段の検出結果に応じて予め定められた判定結
果を出力する位相判定手段と、 位相の異なる二つのサンプリングクロックを発生する
サンプリングクロック供給手段と、上記判定結果に応じ
て、上記二つのサンプリングクロックの一方を上記サン
プリングクロックとして選択出力するサンプリングクロ
ック選択手段と を備えるようにしたことを特徴とする。
[Means for Solving the Problems] To achieve the above object, the present invention provides a synchronization circuit for synchronizing an input video signal and a sampling clock, comprising: Delay means for outputting a signal; phase detection means for detecting a phase relationship between the plurality of video signals having different delay amounts and the sampling clock; outputting a predetermined determination result according to a detection result of the detection means Phase determination means, sampling clock supply means for generating two sampling clocks having different phases, and sampling clock selection means for selecting and outputting one of the two sampling clocks as the sampling clock according to the determination result. It is characterized by being provided.

本発明の一実施態様として、上記遅延手段は、直列接
続した2個の遅延回路を有し、非遅延の上記ビデオ信号
とともに上記2個の遅延回路の両遅延ビデオ信号を出力
するものである。
In one embodiment of the present invention, the delay means has two delay circuits connected in series, and outputs both delayed video signals of the two delay circuits together with the non-delayed video signal.

本発明の他の実施態様として、上記位相検出手段は、
それぞれ上記サンプリングクロックにしたがって上記複
数のビデオ信号をラッチする複数のフリップフロップを
有するものである。
As another embodiment of the present invention, the phase detecting means includes:
It has a plurality of flip-flops each of which latches the plurality of video signals in accordance with the sampling clock.

本発明のさらに他の実施態様として、上記位相の異な
る二つのサンプリングクロックの位相差は、180゜であ
る。
As still another embodiment of the present invention, the phase difference between the two sampling clocks having different phases is 180 °.

[作用] サンプリングクロックとビデオ信号との位相のずれ
は、上記従来の技術では、サンプリングクロックと水平
同期信号との位相のずれを検出することにより求められ
ていたが、本発明では、遅延量の異なる複数のビデオ信
号を作成して、これらの信号と二つの位相の異なるサン
プリングクロックとの位相関係により直接求めるように
したので、個々の装置での水平同期信号とビデオ信号と
の位相誤差にかかわらず、確実にビデオ信号とサンプリ
ングクロックとの位相を合わせることができる。
[Operation] The phase shift between the sampling clock and the video signal is determined by detecting the phase shift between the sampling clock and the horizontal synchronization signal in the above-described conventional technique. Since a plurality of different video signals are created and directly obtained based on the phase relationship between these signals and two sampling clocks having different phases, regardless of the phase error between the horizontal synchronization signal and the video signal in each device, Therefore, the phase of the video signal and the phase of the sampling clock can be surely matched.

すなわち、本発明においては、遅延回路はビデオ信号
に遅延を与え、遅延量の異なる3種のビデオ信号と等価
の信号を生成し、位相検出部に出力する。
That is, in the present invention, the delay circuit delays the video signal, generates a signal equivalent to three types of video signals having different delay amounts, and outputs the signal to the phase detection unit.

位相検出部は、遅延回路から出力される3種の等価信
号についてサンプリングクロックで位相状態を検出し、
検出結果を位相判定部に出力する。
The phase detector detects a phase state of the three types of equivalent signals output from the delay circuit with a sampling clock,
The detection result is output to the phase determination unit.

位相判定部は位相検出部から入力される検出結果によ
り、次のサンプリングクロックの位相を決める判定を下
し、判定結果をサンプリングクロック選択部に出力す
る。
The phase determination unit makes a determination to determine the phase of the next sampling clock based on the detection result input from the phase detection unit, and outputs the determination result to the sampling clock selection unit.

また、サンプリングクロック供給部は、周期の半周期
ずれて周波数がビデオ信号の画素クロックに等しいサン
プリングクロックをサンプリングクロック選択部に供給
する。
The sampling clock supply unit supplies a sampling clock having a frequency shifted by a half cycle and equal to the pixel clock of the video signal to the sampling clock selection unit.

サンプリングクロック選択部は、位相判定部より入力
される判定結果に応じて、サンプリングクロック供給部
より供給される二つのサンプリングを切換える。
The sampling clock selection unit switches between the two samplings supplied from the sampling clock supply unit according to the determination result input from the phase determination unit.

以上、これらの動作からビデオ信号とサンプリングク
ロックの位相誤差をサンプリングクロックの立上りごと
に検出して、前記位相誤差がある一定量を超えた場合、
出力されているサンプリングクロックを切換えるタイミ
ングを変化させることにより、ビデオ信号とサンプリン
グクロックの位相誤差を補正して同期をさせる。
As described above, from these operations, the phase error between the video signal and the sampling clock is detected at each rising edge of the sampling clock, and when the phase error exceeds a certain amount,
By changing the timing at which the output sampling clock is switched, the phase error between the video signal and the sampling clock is corrected and synchronization is achieved.

また、ここでは説明の都合上検出するタイミングを立
上りごとと限定したが、立下り時あるいは両方であって
も差し支えない。
Although the detection timing is limited to every rising here for convenience of explanation, it may be at the falling time or both.

[実施例] 以下、添付図面を参照しながら本発明の実施例につい
て詳細に説明する。
Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

第1図は、本発明により同期化回路の一実施例のブロ
ック図である。
FIG. 1 is a block diagram of an embodiment of a synchronization circuit according to the present invention.

第1図の同期化回路は、発振器1、サンプリングクロ
ック生成回路2、遅延回路3および4、フリップフロッ
プ(以下、FFと略す)5〜7、位相判定回路8、および
サンプリングクロック選択回路9からなる。また、本実
施例では、ビデオ信号20は、ドット周波数が52.914MHz
の周波数のアナグロビデオ信号であり、白黒2値のモノ
クロ画像をハイレベルとローレベルの信号値で表してい
るものとしている。また、ビデオ信号のドットの周期
は、1/52.914MHzの18・90nsであり、各周期において16.
68nsの期間ビデオ信号は有効にドットの色(白または
黒)を表しているものとしている。
1 includes an oscillator 1, a sampling clock generation circuit 2, delay circuits 3 and 4, flip-flops (hereinafter abbreviated as FFs) 5 to 7, a phase determination circuit 8, and a sampling clock selection circuit 9. . In this embodiment, the video signal 20 has a dot frequency of 52.914 MHz.
, And a monochrome black-and-white monochrome image is represented by high-level and low-level signal values. The dot cycle of the video signal is 18.90 ns at 1 / 52.914 MHz, and 16.60 ns in each cycle.
It is assumed that the video signal effectively represents the dot color (white or black) for a period of 68 ns.

遅延回路3および4は遅延手段60を構成し、FF5〜7
は位相検出手段80を構成する。また、発振器1およびサ
ンプリングクロック生成回路2はサンプリングクロック
供給手段70を構成する。さらに、位相判定回路8は位相
判定手段を構成し、サンプリングクロック選択回路9は
サンプリングクロック選択手段を構成する。
The delay circuits 3 and 4 constitute delay means 60, and FF5 to FF7
Constitutes the phase detecting means 80. The oscillator 1 and the sampling clock generation circuit 2 constitute a sampling clock supply unit 70. Further, the phase judgment circuit 8 constitutes a phase judgment means, and the sampling clock selection circuit 9 constitutes a sampling clock selection means.

発振器1は周波数105.828MHzの基本クロックを発振す
る。サンプリングクロック生成回路2は、発振器1の基
本クロックからサンプリングクロックCK1とサンプリン
グクロックCK2を生成する。サンプリングクロックCK1お
よびサンプリングクロックCK2は、それぞれ周波数52.91
4MHzでデューティ比1:3のクロック信号であり、両者は
互いに位相が180゜離れている。ただし、デューティ比
を1:3としたのは一例であり、たとえばデューティ比を
1:1としてもかまわない。
The oscillator 1 oscillates a basic clock having a frequency of 105.828 MHz. The sampling clock generation circuit 2 generates a sampling clock CK1 and a sampling clock CK2 from the basic clock of the oscillator 1. The sampling clock CK1 and the sampling clock CK2 have a frequency of 52.91, respectively.
It is a clock signal with a duty ratio of 1: 3 at 4 MHz, and both are 180 degrees apart from each other. However, setting the duty ratio to 1: 3 is an example.
It may be 1: 1.

遅延回路3は、入力端子20から入力されるビデオ信号
に4.17nsの遅延を与えた信号LVIDEOを出力する。遅延回
路4は、遅延回路3から出力されるLVIDEOを受けて、こ
の信号に4.17nsの遅延を与えた信号BVIDEOを出力する。
すなわち、遅延回路3、遅延回路4は、各ドット周期に
おいてビデオ信号20の値が有効にドットの色を表してい
る16.68ns期間の1/4に相当する遅延をビデオ信号に与え
る。
The delay circuit 3 outputs a signal LVIDEO obtained by delaying the video signal input from the input terminal 20 by 4.17 ns. The delay circuit 4 receives the LVIDEO output from the delay circuit 3 and outputs a signal BVIDEO obtained by delaying this signal by 4.17 ns.
That is, the delay circuit 3 and the delay circuit 4 give the video signal a delay corresponding to 1/4 of the 16.68 ns period in which the value of the video signal 20 effectively represents the color of the dot in each dot cycle.

FF5は、遅延回路4の出力であるBVIDEOをラッチし、F
F6は遅延回路3の出力であるLVIDEOをラッチし、FF7は
ビデオ信号に何ら処理を行なっていないFVIDEOをラッチ
する。また、FF5、FF6、FF7は、それぞれサンプリング
クロックを受け、その立上り時のFVIDEO、LVIDEO、BVID
EOの位相を検出し、その検出結果はBDATA、LDATA、FDAT
Aとして位相判定回路8に対して出力される。
FF5 latches BVIDEO which is the output of the delay circuit 4, and
F6 latches LVIDEO, which is the output of the delay circuit 3, and FF7 latches FVIDEO that has not performed any processing on the video signal. FF5, FF6, and FF7 receive the sampling clock, respectively, and receive FVIDEO, LVIDEO, BVID
EO phase is detected and the detection result is BDATA, LDATA, FDAT
A is output to the phase determination circuit 8 as A.

なお、出力端子21には、入力ビデオ信号と等価でサン
プリングクロックと同期した信号LDATAが出力される。
The output terminal 21 outputs a signal LDATA equivalent to the input video signal and synchronized with the sampling clock.

三つの信号BDATA、LDATA、FDATAは、第3図に示すよ
うに6通りのパターンのみしか取らない。
The three signals BDATA, LDATA, and FDATA take only six patterns as shown in FIG.

位相判定回路8は、FF5、FF6、FF7からの出力であるB
DATA、LDATA、FDATAを受けて第3図に示す6通りのパタ
ーンと判定結果に従ってB判定、F判定、N判定のいず
れかの判定を下し、B判定のときB信号を出力し、F判
定のときF信号を出力する。
The phase determination circuit 8 outputs B from the FF5, FF6, and FF7.
In response to DATA, LDATA, and FDATA, one of the B, F, and N determinations is made in accordance with the six patterns and determination results shown in FIG. 3, and when the B determination is made, a B signal is output, and the F determination is made. At the time of F, the F signal is output.

サンプリングクロック選択回路9では、位相判定回路
8からB信号またはF信号が出力されたとき、サンプリ
ングクロックCK1とサンプリングクロックCK2とを切換え
る。例えば、B信号が出力された場合、サンプリングク
ロック選択回路9で選択されているサンプリングクロッ
クCK1またはサンプリングクロックCK2は、選択されてい
ないサンプリングクロックCK1またはサンプリングクロ
ックCK2の立下りで、その選択されていないサンプリン
グクロックへ切換わり、このサンプリングクロックが出
力端子22に出力されるとともに、FF5、FF6およびFF7に
入力される。また、F信号が入力された場合、サンプリ
ングクロック選択回路9で選択されているサンプリング
クロックCK1またはサンプリングクロックCK2は、その信
号の立下りで、選択されていないサンプリングクロック
に切換わり、出力端子22に出力されるとともに、FF5、F
F6およびFF7に入力される。
The sampling clock selection circuit 9 switches between the sampling clock CK1 and the sampling clock CK2 when the B signal or the F signal is output from the phase determination circuit 8. For example, when the B signal is output, the sampling clock CK1 or CK2 selected by the sampling clock selection circuit 9 is not selected at the falling edge of the unselected sampling clock CK1 or CK2. The sampling clock is switched to the sampling clock, which is output to the output terminal 22 and input to FF5, FF6 and FF7. When the F signal is input, the sampling clock CK1 or the sampling clock CK2 selected by the sampling clock selection circuit 9 is switched to an unselected sampling clock at the falling edge of the signal, and is output to the output terminal 22. Output and FF5, F
Input to F6 and FF7.

本実施例の動作を第2図および第3図により説明す
る。
The operation of this embodiment will be described with reference to FIGS.

第2図はビデオ信号とサンプリングクロックとの時間
的関係を示す同期化回路のタイミングチャートであり、
第3図は位相判定回路の判定条件および結果を示す説明
図である。
FIG. 2 is a timing chart of a synchronization circuit showing a time relationship between a video signal and a sampling clock;
FIG. 3 is an explanatory diagram showing determination conditions and results of the phase determination circuit.

まず、供給されたビデオ信号は、そのままFF7に入力
されるFVIDEOと、遅延回路3で4.17nsの遅延を与えられ
FF6に入力されるLVIDEOと、遅延回路3と遅延回路4で
合計し8.34nsの遅延を与えられFF5に入力されるBVIDEO
とに分けられ、第2図に示すような位相関係となる。
First, the supplied video signal is given a 4.17 ns delay by the delay circuit 3 with the FVIDEO input to the FF7 as it is.
BVIDEO input to FF6 and BVIDEO input to FF5 after a total delay of 8.34 ns given by delay circuit 3 and delay circuit 4
And the phase relationship is as shown in FIG.

つぎに、FF5、FF6、FF7にラッチされたBVIDEOとLVIDE
OとFVIDEOは、第2図に示す時刻T1のとき、予めサンプ
リングクロック選択回路9から出力されるサンプリング
クロック(ここでは例としてサンプリングクロックCK1
が選択されているとする)の立上り30で、位相状態が検
出される。
Next, BVIDEO and LVIDE latched by FF5, FF6, FF7
O and FVIDEO are sampling clocks previously output from the sampling clock selection circuit 9 at the time T1 shown in FIG.
Is selected), the phase state is detected at the rising edge 30.

すなわち、サンプリングクロックの位相状態が、第3
図の矢印42の場合と同じであり、矢印43の場合に対応す
るので、それぞれBDATAは“0"、LDATAは“0"、FDATAは
“1"となり、位相判定回路8に入力される。
That is, the phase state of the sampling clock
Since this is the same as the case of the arrow 42 in the figure and corresponds to the case of the arrow 43, the BDATA is “0”, the LDATA is “0”, and the FDATA is “1”, which are input to the phase determination circuit 8.

つぎに、位相判定回路8では入力されたBDATA、FDAT
A、LDATAから第3図に示す判定関係に従ってF判定とな
り、サンプリングクロック選択回路9にF信号を出力す
る。
Next, in the phase determination circuit 8, the input BDATA, FDAT
F determination is made from A and LDATA according to the determination relationship shown in FIG. 3, and an F signal is output to the sampling clock selection circuit 9.

サンプリングクロック選択回路9では、入力されたF
信号により、第2図に示すサンプリングクロックCK1の
時刻T1における立下り31で、サンプリングクロックをサ
ンプリングクロックCK1からサンプリングクロックCK2の
32に切換え、サンプリングクロックCK2を出力端子22
(第1図)から出力するとともに、FF5、FF6、FF7に入
力する。
In the sampling clock selection circuit 9, the input F
The signal causes the sampling clock to change from the sampling clock CK1 to the sampling clock CK2 at the falling edge 31 at the time T1 of the sampling clock CK1 shown in FIG.
Switch to 32 and set sampling clock CK2 to output terminal 22
(Fig. 1) and input to FF5, FF6 and FF7.

また同様に、第2図に示すようにサンプリングクロッ
クCK2に切換えられたサンプリングクロックの時刻T2の
立上り33で、FF5、FF6、FF7にラッチされているBVIDE
O、LVIDEO、FVIDEOの位相状態を検出する。すなわち、
サンプリングクロックとBVIDEO、LVIDEO、FVIDEOの位相
状態が第3図の矢印46の場合と同じであり、矢印47に対
応するので、それぞれBDATAは“1"、LDATAは“1"、FDAT
Aは“1"となる。
Similarly, as shown in FIG. 2, at the rising edge 33 of the sampling clock T2 switched to the sampling clock CK2, the BVIDEO latched at FF5, FF6 and FF7.
Detects the phase status of O, LVIDEO, and FVIDEO. That is,
The sampling clock and the phase state of BVIDEO, LVIDEO, and FVIDEO are the same as the case of arrow 46 in FIG. 3 and correspond to arrow 47, so that BDATA is “1”, LDATA is “1”,
A becomes “1”.

よって、つぎの位相判定回路8では入力されたBDAT
A、LDATA、FDATAにより第3図に示す判定関係に従っ
て、N判定となり何も出力されないので、次段のサンプ
リングクロック選択回路9は、切換動作を行なわない。
Therefore, in the next phase determination circuit 8, the input BDAT
According to the determination relationship shown in FIG. 3 based on A, LDATA, and FDATA, N determination is made and nothing is output, so the next stage sampling clock selection circuit 9 does not perform the switching operation.

また、第2図の時刻T10のとき、FF5、FF6、FF7にラッ
チされたBVIDEO、LVIDEO、FVIDEOは、サンプリングクロ
ック選択回路9から出力されるサンプリングクロック
(ここではサンプリングクロックCK2とする)の立上り3
4で、位相状態が検出される。すなわち、サンプリング
クロックの位相状態が、第3図の矢印44の場合と同じで
あり、矢印45に対応するので、それぞれBDATAは“0"、L
DATAは“1"、FDATAは“1"となり、位相判定回路8に入
力される。
At time T10 in FIG. 2, BVIDEO, LVIDEO, and FVIDEO latched at FF5, FF6, and FF7 are the rising edge of the sampling clock (here, sampling clock CK2) output from the sampling clock selection circuit 9.
At 4, a phase condition is detected. That is, since the phase state of the sampling clock is the same as that of the arrow 44 in FIG. 3 and corresponds to the arrow 45, BDATA is “0” and L
DATA is “1”, FDATA is “1”, and input to the phase determination circuit 8.

つぎに、位相判定回路8では、入力されたBDATA、LDA
TA、FDATAにより、第3図の判定関係に従いB判定とな
り、サンプリングクロック選択回路9にB信号を出力す
る。
Next, in the phase determination circuit 8, the input BDATA, LDA
Based on TA and FDATA, B determination is made according to the determination relationship shown in FIG. 3, and a B signal is output to the sampling clock selection circuit 9.

よって、サンプリングクロック選択回路9では、入力
されたB信号により、第2図に示す選択されていないサ
ンプリングクロックCK1の時刻T11における立下り35、す
なわちサンプリングクロックCK2の36のときにサンプリ
ングクロックをサンプリングクロックCK1に切換え、サ
ンプリングクロックCK1を第1図の出力端子22に出力す
るとともに、FF5、FF6、FF7に入力する。
Therefore, the sampling clock selection circuit 9 sets the sampling clock to the sampling clock at the falling edge 35 at the time T11 of the unselected sampling clock CK1 shown in FIG. Switching to CK1, the sampling clock CK1 is output to the output terminal 22 in FIG. 1, and is input to FF5, FF6, and FF7.

以上、上記動作はすべてサンプリングクロックCK1と
サンプリングクロックCK2を取換えても動作し、サンプ
リングクロックの立上りごとに繰り返される。
As described above, all of the above operations are performed even if the sampling clocks CK1 and CK2 are exchanged, and are repeated every time the sampling clock rises.

以上、本実施例によれば、水平同期信号とビデオ信号
の位相誤差に何ら関係なく、極めて周波数の高いビデオ
信号に対しても、その周波数とほぼ同等のサンプリング
クロックで同期させることができる。
As described above, according to the present embodiment, it is possible to synchronize a video signal having an extremely high frequency with a sampling clock substantially equal to the frequency regardless of the phase error between the horizontal synchronization signal and the video signal.

[発明の効果] 本発明のビデオ信号のサンプリングクロックとの同期
化回路によれば、水平同期信号とビデオ信号の位相誤差
を考慮することなく、ビデオ信号とサンプリングクロッ
クとの同期を取れるようにしたので、水平同期信号とサ
ンプリングクロックの位相誤差が異なる装置において
も、何ら回路に変更する必要がないという効果がある。
According to the circuit for synchronizing a video signal with a sampling clock according to the present invention, the video signal and the sampling clock can be synchronized without considering the phase error between the horizontal synchronization signal and the video signal. Therefore, even in a device in which the phase error between the horizontal synchronization signal and the sampling clock is different, there is an effect that there is no need to change the circuit.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例のブロック図、第2図は本発
明のブロック図上の各信号のタイミングチャート、第3
図はBVIDEO、LVIDEO、FVIDEOとサンプリングクロックと
の位相関係を説明するための説明図である。 1……発振器、2……サンプリングクロック生成回路、
3,4……遅延回路、5,6,7……FF、8……位相判定回路、
9……サンプリングクロック選択回路、20……入力端
子、21……出力端子、22……出力端子。
FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a timing chart of each signal on the block diagram of the present invention, and FIG.
The figure is an explanatory diagram for explaining the phase relationship between BVIDEO, LVIDEO, FVIDEO and the sampling clock. 1 ... oscillator, 2 ... sampling clock generation circuit,
3,4 delay circuit, 5,6,7 FF, 8 phase determination circuit
9: sampling clock selection circuit, 20: input terminal, 21: output terminal, 22: output terminal.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡澤 宏一 横浜市戸塚区吉田町292番地 株式会社 日立製作所マイクロエレクトロニクス機 器開発研究所内 (72)発明者 横山 佳弘 横浜市戸塚区吉田町292番地 株式会社 日立製作所マイクロエレクトロニクス機 器開発研究所内 (72)発明者 大湯 健介 横浜市戸塚区吉田町292番地 株式会社 日立製作所マイクロエレクトロニクス機 器開発研究所内 (56)参考文献 特開 昭58−16288(JP,A) 特開 昭54−38718(JP,A) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Koichi Okazawa 292 Yoshida-cho, Totsuka-ku, Yokohama-shi Inside Microelectronics Device Development Laboratory, Hitachi, Ltd. (72) Yoshihiro Yokoyama 292 Yoshida-cho, Totsuka-ku, Yokohama Stock (72) Inventor Kensuke Oyu 292 Yoshida-cho, Totsuka-ku, Yokohama-shi In-house Microelectronics Device Development Laboratory, Hitachi, Ltd. (56) References JP-A-58-16288 (JP, A) JP-A-54-38718 (JP, A)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】サンプリングクロックと、当該サンプリン
グクロックでサンプルするビデオ信号とを同期させる同
期化回路において、 位相の異なる二つのクロックを発生するクロック供給手
段と、 上記二つのクロックの一方を、上記サンプリングクロッ
クとして選択出力するサンプリングクロック選択手段
と、 入力するビデオ信号を異なる遅延量遅延させ、遅延量の
異なる複数のビデオ信号を出力する遅延手段と、 それぞれ上記サンプリングクロックに従って上記複数の
ビデオ信号をラッチする複数のフリップフロップと、 各フリップフロップでラッチしたビデオ信号の値の組み
合わせが、上記サンプリングクロックの位相が上記サン
プルするビデオ信号の位相より進んでいる場合に得られ
る値の組み合わせとして予め設定された値の組み合わせ
であった場合に、上記サンプリングクロックの位相が上
記サンプルするビデオ信号の位相より進んでいると判定
し、かつ、各フリップフロップでラッチしたビデオ信号
の値の組み合わせが、上記サンプリングクロックの位相
が上記サンプルするビデオ信号の位相より遅れている場
合に得られる値の組み合わせとして予め設定された値の
組み合わせであった場合に、上記サンプリングクロック
の位相が上記サンプルするビデオ信号の位相より遅れて
いると判定する判定手段とを有し、 上記サンプリングクロック選択手段は、 上記サンプリングクロックの位相が上記サンプルするビ
デオ信号の位相より進んでいると判定された場合に、上
記サンプリングクロックとして選択出力するクロックの
切換えを、クロックの切換え後に上記サンプリングクロ
ックの位相が、クロックの切換え前の上記サンプリング
クロックの位相に対して遅れるようなタイミングで行
い、 上記サンプリングクロックの位相が上記所定の位相より
遅れていると判定された場合に、上記サンプリングクロ
ックとして選択出力するクロックの切換えを、クロック
の切換え後に上記サンプリングクロックの位相がクロッ
クの切換え前の上記サンプリングクロックの位相に対し
て進むようなタイミングで行うことを特徴とする同期化
回路。
1. A synchronizing circuit for synchronizing a sampling clock with a video signal sampled by the sampling clock, a clock supply means for generating two clocks having different phases, and one of the two clocks being sampled by the sampling circuit Sampling clock selecting means for selecting and outputting as a clock; delay means for delaying an input video signal by different delay amounts and outputting a plurality of video signals having different delay amounts; latching the plurality of video signals in accordance with the sampling clock, respectively A value set in advance as a combination of a plurality of flip-flops and a value of a video signal latched by each flip-flop is obtained when the phase of the sampling clock is ahead of the phase of the video signal to be sampled. Pair of In this case, it is determined that the phase of the sampling clock is ahead of the phase of the video signal to be sampled, and the combination of the values of the video signals latched by the flip-flops indicates that the phase of the sampling clock is If the combination of values set in advance as a combination of values obtained when the phase is delayed from the phase of the sampled video signal, the phase of the sampling clock is delayed from the phase of the sampled video signal. Determining means for determining, wherein the sampling clock selecting means, when it is determined that the phase of the sampling clock is ahead of the phase of the video signal to be sampled, switching of a clock selectively output as the sampling clock After the clock switch, The phase of the sampling clock is delayed with respect to the phase of the sampling clock before the clock switching, and when it is determined that the phase of the sampling clock is behind the predetermined phase, A switching circuit for switching a clock to be selectively output, at a timing such that the phase of the sampling clock advances after the clock switching with respect to the phase of the sampling clock before the clock switching.
【請求項2】上記遅延手段は、直列接続した2個の遅延
回路を有し、非遅延の上記ビデオ信号とともに上記2個
の遅延回路の両遅延ビデオ信号を出力する請求の範囲第
1項記載の同期化回路。
2. The delay means according to claim 1, wherein said delay means has two delay circuits connected in series, and outputs both delayed video signals of said two delay circuits together with said non-delayed video signal. Synchronization circuit.
【請求項3】上記位相の異なる二つのサンプリングクロ
ックの位相差は、180゜である特許請求の範囲第1項記
載の同期化回路。
3. The synchronization circuit according to claim 1, wherein the phase difference between the two sampling clocks having different phases is 180 °.
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