JP2621482B2 - 先行１検出回路 - Google Patents
先行１検出回路Info
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- JP2621482B2 JP2621482B2 JP1158588A JP15858889A JP2621482B2 JP 2621482 B2 JP2621482 B2 JP 2621482B2 JP 1158588 A JP1158588 A JP 1158588A JP 15858889 A JP15858889 A JP 15858889A JP 2621482 B2 JP2621482 B2 JP 2621482B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、先行１検出回路に関し、特にビット数の多
いレジスタの先行の１を高速に検出する機能に関する。
いレジスタの先行の１を高速に検出する機能に関する。
第３図は、先行１検出回路の従来技術である。先行１
検出回路とは、浮動小数点演算で使用され、正規化を行
うためにMSBよりの０の数を検出して検出した０の数を
エンコードし、シフト数を求めるものである。
検出回路とは、浮動小数点演算で使用され、正規化を行
うためにMSBよりの０の数を検出して検出した０の数を
エンコードし、シフト数を求めるものである。
３−１〜３−２はクロックドインバータ、３−３〜３
−４はラッチ回路、３−５〜３−６は３−11のキャリー
ラインのキャリーを伝えるかどうかのトランスファーゲ
ート、３−７〜３−８は３−11のキャリーラインをプリ
チャージするためのPchトランジスター、３−９〜３−1
0は論理和ゲート、３−11はキャリーライン、３−12は
キャリーを入力するためのNchトランジスター、３−13
はレジスタにデータをラッチするための制御信号、３−
14はキャリーを入力し、３−15のエンコーダの出力をラ
ッチするための制御信号、３−15は１のある場所により
シフト数を求めるエンコーダ、３−16はエンコーダ出力
ラッチ回路である。、３−18は出力制御信号、３−19は
バス。
−４はラッチ回路、３−５〜３−６は３−11のキャリー
ラインのキャリーを伝えるかどうかのトランスファーゲ
ート、３−７〜３−８は３−11のキャリーラインをプリ
チャージするためのPchトランジスター、３−９〜３−1
0は論理和ゲート、３−11はキャリーライン、３−12は
キャリーを入力するためのNchトランジスター、３−13
はレジスタにデータをラッチするための制御信号、３−
14はキャリーを入力し、３−15のエンコーダの出力をラ
ッチするための制御信号、３−15は１のある場所により
シフト数を求めるエンコーダ、３−16はエンコーダ出力
ラッチ回路である。、３−18は出力制御信号、３−19は
バス。
いまビット１すなわち３−３には０が入力されてお
り、ビット２すなわち３−４に１が入力されている場合
を考える。そのときトランスファ３−５のゲートにはレ
ジスタの反転信号が入力されるためONし、トランスファ
３−６はOFFしている。また３−11のキャリーラインは
３−７、８のPchトランジスタによりプリチャージされ
ている。さて３−14の制御信号が１に成ったとき、３−
12のトランジスタがONしキャリーが入力されビット１の
論理和３−９にはキャリーラインからの入力は０だがレ
ジスタからの入力が１のため出力値は、０と成る。次
に、ビット２の論理和３−10にはキャリーラインの入力
が０でレジスタからの入力も０のため、出力値は１とな
る。又、ビット２以降の出力値はキャリーラインからの
入力が１の為０となりビット２のみ１が出力される。そ
の、検出された値をエンコーダに入力しシフト数を３−
16でラッチする。出力制御信号３−18が１になるとバス
３−19にシフト数が出力される。
り、ビット２すなわち３−４に１が入力されている場合
を考える。そのときトランスファ３−５のゲートにはレ
ジスタの反転信号が入力されるためONし、トランスファ
３−６はOFFしている。また３−11のキャリーラインは
３−７、８のPchトランジスタによりプリチャージされ
ている。さて３−14の制御信号が１に成ったとき、３−
12のトランジスタがONしキャリーが入力されビット１の
論理和３−９にはキャリーラインからの入力は０だがレ
ジスタからの入力が１のため出力値は、０と成る。次
に、ビット２の論理和３−10にはキャリーラインの入力
が０でレジスタからの入力も０のため、出力値は１とな
る。又、ビット２以降の出力値はキャリーラインからの
入力が１の為０となりビット２のみ１が出力される。そ
の、検出された値をエンコーダに入力しシフト数を３−
16でラッチする。出力制御信号３−18が１になるとバス
３−19にシフト数が出力される。
上述した従来の先行１検出回路は、レジスタのビット
数が多い場合キャリーラインの負荷が重くなりキャリー
ラインのスピードにより先行１検出の性能が左右されて
いた。
数が多い場合キャリーラインの負荷が重くなりキャリー
ラインのスピードにより先行１検出の性能が左右されて
いた。
〔課題を解決するための手段〕 本発明による先行１検出回路は、入力データ中の最上
位ビットから最初に１をとるビットを検出し、そのビッ
トの位置を示す情報をバスに出力する先行１検出回路に
おいて、入力データを複数のビット群に分割するととも
に、各ビット群にそれぞれ対応して回路ブロックを設
け、その回路ブロックの各々は、対応するビット群の最
も上位のビットから最初に「１」をとるビットを検出し
て該ビットの位置を示す位置情報を発生する手段と、対
応するビット群の中に「１」をとるビットが少なくとも
一つ存在するときは第２の論理レベルをとり、どのビッ
トも「０」をとるときは第１の論理レベルをとる制御信
号を発生する手段と、夫々が直列接続された第１および
第２のトランジスタを有する複数の直列接続回路であっ
て、夫々が前記バスの対応するバス線と所定電位点との
間に設けられた複数の直列接続回路とを備え、該直列接
続回路における第１のトランジスタには位置情報の対応
するビット情報が供給され、第２のトランジスタには出
力制御信号が共通に供給され、この第２のトランジスタ
は出力制御信号が第１の論理状態のときに導通し第２の
論理状態のときは遮断するように構成されており、さら
に、入力データの最上位ビットを含むビット群を除いた
残りのビット群に対応して設けられた回路ブロックに対
し、上位の回路ブロックからの制御信号および出力制御
信号を第１および第２の入力としてそれぞれ受け、その
出力を対応する回路ブロックの出力制御信号とする論理
ゲートを設け、この論理ゲートは、制御信号が第２の論
理レベルのときはその出力を第２の論理状態とし、制御
信号が第１の論理レベルのときは上位の回路ブロックか
らの出力制御信号の論理状態をその出力として発生し、
また、バスへの情報出力時に、入力データの最上位ビッ
トを含むビット群に対応して設けられた回路ブロックに
供給される出力制御信号が第１の論理レベルとされる。
位ビットから最初に１をとるビットを検出し、そのビッ
トの位置を示す情報をバスに出力する先行１検出回路に
おいて、入力データを複数のビット群に分割するととも
に、各ビット群にそれぞれ対応して回路ブロックを設
け、その回路ブロックの各々は、対応するビット群の最
も上位のビットから最初に「１」をとるビットを検出し
て該ビットの位置を示す位置情報を発生する手段と、対
応するビット群の中に「１」をとるビットが少なくとも
一つ存在するときは第２の論理レベルをとり、どのビッ
トも「０」をとるときは第１の論理レベルをとる制御信
号を発生する手段と、夫々が直列接続された第１および
第２のトランジスタを有する複数の直列接続回路であっ
て、夫々が前記バスの対応するバス線と所定電位点との
間に設けられた複数の直列接続回路とを備え、該直列接
続回路における第１のトランジスタには位置情報の対応
するビット情報が供給され、第２のトランジスタには出
力制御信号が共通に供給され、この第２のトランジスタ
は出力制御信号が第１の論理状態のときに導通し第２の
論理状態のときは遮断するように構成されており、さら
に、入力データの最上位ビットを含むビット群を除いた
残りのビット群に対応して設けられた回路ブロックに対
し、上位の回路ブロックからの制御信号および出力制御
信号を第１および第２の入力としてそれぞれ受け、その
出力を対応する回路ブロックの出力制御信号とする論理
ゲートを設け、この論理ゲートは、制御信号が第２の論
理レベルのときはその出力を第２の論理状態とし、制御
信号が第１の論理レベルのときは上位の回路ブロックか
らの出力制御信号の論理状態をその出力として発生し、
また、バスへの情報出力時に、入力データの最上位ビッ
トを含むビット群に対応して設けられた回路ブロックに
供給される出力制御信号が第１の論理レベルとされる。
次に、本発明に付いて図面を用いて説明する。
第１図は本発明の第１の実施例である。ここでは、64
ビットの先行１検出回路で、64ビットを、２分割して32
ビットの先行１検出回路を２つ場合を考える。１−１〜
１−３はクロックドインバータ、１−４〜１−６は入力
レジスタ、１−７は１−４〜１−６の入力レジスタにデ
ータをラッチするための制御信号、１−８および１−９
は１−21のキャリーラインのキャリーを、１−10は１−
22のキャリーラインのキャリーを伝えるか否かを決める
トランスファーゲート、１−11および１−12は１−21の
キャリーラインを、１−13は１−22のキャリーラインを
プリチャージするためのPchトランジスタ、１−14〜１
−16は論理割ゲート、１−17はキャリーを入力し、１−
23および１−24のエンコーダの出力を１−25および１−
26のエンコーダ出力ラッチ回路にラッチするための制御
信号、１−18は１−21のキャリーラインへ、１−19は１
−22のキャリーラインへキャリーを入力するためのNch
トランジスタ、１−20は１−21のキャリーラインのラッ
チ回路、１−21および１−22はキャリーライン、１−23
および１−24は１のある場所によりシフト数を求めるエ
ンコーダ、１−25および１−26はエンコーダ出力ラッチ
回路、１−27および１−28は１−25および１−26のエン
コーダ出力ラッチ回路の出力を１−30のバスに出力する
ための出力制御信号、１−29は論理積ゲート、１−30は
バスである。
ビットの先行１検出回路で、64ビットを、２分割して32
ビットの先行１検出回路を２つ場合を考える。１−１〜
１−３はクロックドインバータ、１−４〜１−６は入力
レジスタ、１−７は１−４〜１−６の入力レジスタにデ
ータをラッチするための制御信号、１−８および１−９
は１−21のキャリーラインのキャリーを、１−10は１−
22のキャリーラインのキャリーを伝えるか否かを決める
トランスファーゲート、１−11および１−12は１−21の
キャリーラインを、１−13は１−22のキャリーラインを
プリチャージするためのPchトランジスタ、１−14〜１
−16は論理割ゲート、１−17はキャリーを入力し、１−
23および１−24のエンコーダの出力を１−25および１−
26のエンコーダ出力ラッチ回路にラッチするための制御
信号、１−18は１−21のキャリーラインへ、１−19は１
−22のキャリーラインへキャリーを入力するためのNch
トランジスタ、１−20は１−21のキャリーラインのラッ
チ回路、１−21および１−22はキャリーライン、１−23
および１−24は１のある場所によりシフト数を求めるエ
ンコーダ、１−25および１−26はエンコーダ出力ラッチ
回路、１−27および１−28は１−25および１−26のエン
コーダ出力ラッチ回路の出力を１−30のバスに出力する
ための出力制御信号、１−29は論理積ゲート、１−30は
バスである。
いまビット１すなわち１−４には０が入力されてお
り、ビット２すなわち１−５に１が入力されており、ビ
ット３すなわち１−６には１が入力されている場合を考
える。そのときトランスファ１−８のゲートにはレジス
タの反転信号が入力されるためONし、トランスファ１−
９はOFFし、トランスファー１−10はOFFしている。又、
１−21と１−22のキャリーラインは１−11〜１−13のPc
hトランジスタによりプリチャージされている。さて、
１−17の制御信号が１になったとき、１−18,1−19のト
ランジスタがONし上位32ビット下位32ビット各々にキャ
リーが入力されビット１の論理和、１−14にはキャリー
ラインからの入力は０だがレジスタからの入力が１のた
め出力値は０と成る。次に、ビット２の論理和１−15に
はキャリーラインの入力が０でレジスタからの入力が０
のため出力値は１と成る。又、ビット２以降の出力値は
キャリーラインからの入力が１の為論理和の出力は０と
なりビット２のみ１が出力され、出力された値はエンコ
ーダ１−23より１−25ラッチされる。それと共に、１−
20により上位32ビットのキャリーがラッチされる。同様
に、１−19から入力されたキャリーにより論理和１−16
は１を出力し、検出された値はエンコーダ１−24より１
−26でラッチされる。しかし、１−25,1−26のラッチデ
ータを１−30のバスに出力する場合、１−27が１となり
１−25のデータが出力されるが、１−20のラッチデータ
が０のため１−23は０となり１−26のラッチデータは出
力されない。
り、ビット２すなわち１−５に１が入力されており、ビ
ット３すなわち１−６には１が入力されている場合を考
える。そのときトランスファ１−８のゲートにはレジス
タの反転信号が入力されるためONし、トランスファ１−
９はOFFし、トランスファー１−10はOFFしている。又、
１−21と１−22のキャリーラインは１−11〜１−13のPc
hトランジスタによりプリチャージされている。さて、
１−17の制御信号が１になったとき、１−18,1−19のト
ランジスタがONし上位32ビット下位32ビット各々にキャ
リーが入力されビット１の論理和、１−14にはキャリー
ラインからの入力は０だがレジスタからの入力が１のた
め出力値は０と成る。次に、ビット２の論理和１−15に
はキャリーラインの入力が０でレジスタからの入力が０
のため出力値は１と成る。又、ビット２以降の出力値は
キャリーラインからの入力が１の為論理和の出力は０と
なりビット２のみ１が出力され、出力された値はエンコ
ーダ１−23より１−25ラッチされる。それと共に、１−
20により上位32ビットのキャリーがラッチされる。同様
に、１−19から入力されたキャリーにより論理和１−16
は１を出力し、検出された値はエンコーダ１−24より１
−26でラッチされる。しかし、１−25,1−26のラッチデ
ータを１−30のバスに出力する場合、１−27が１となり
１−25のデータが出力されるが、１−20のラッチデータ
が０のため１−23は０となり１−26のラッチデータは出
力されない。
次に、上位32ビットのキャリーがすべて通過した場
合、１−20のラッチデータは１となるため１−28が１と
なって１−26のデータが出力される。
合、１−20のラッチデータは１となるため１−28が１と
なって１−26のデータが出力される。
第２図は、本発明の第二の実施例である。
２−１〜２−３は先行１検出回路、２−４〜２−６は
キャリー入力の為のNchトランジスタ、２−７はキャリ
ーを入力し、２−８〜２−９の先行１検出のキャリーを
ラッチするための制御信号、２−８〜２−９はラッチ回
路、２−10〜−12はエンコーダ、２−13〜２−15はエン
コーダの出力をラッチしバスに出力する回路、２−16は
バス出力制御信号、２−17は２−16と２−８の反転信号
の論理積でバス出力制御信号、２−18は２−17と２−９
の反転信号の論理積でバス出力制御信号である。
キャリー入力の為のNchトランジスタ、２−７はキャリ
ーを入力し、２−８〜２−９の先行１検出のキャリーを
ラッチするための制御信号、２−８〜２−９はラッチ回
路、２−10〜−12はエンコーダ、２−13〜２−15はエン
コーダの出力をラッチしバスに出力する回路、２−16は
バス出力制御信号、２−17は２−16と２−８の反転信号
の論理積でバス出力制御信号、２−18は２−17と２−９
の反転信号の論理積でバス出力制御信号である。
いま、64ビットの先行１を検出する場合、２−1,2−
2,2−３はそれぞれ20ビット、20ビット、24ビットに分
割してあるとする。ここで例えば上位20ビットが全て０
であり、中位20ビットの中に１があった場合、２−１を
キャリーが全て通過するので２−８には１がラッチされ
る。よって２−17は１となるため中位の２−14のデータ
がバスに出力される。しかし、２−９には０がラッチさ
れているため２−18は０となるので、下位の２−15のデ
ータは出力されない。また上位40ビットが全て０の場
合、２−８および２−９には１がラッチされるので２−
17および２−18は１となり、よって下位の２−15のデー
タがバスに出力される。
2,2−３はそれぞれ20ビット、20ビット、24ビットに分
割してあるとする。ここで例えば上位20ビットが全て０
であり、中位20ビットの中に１があった場合、２−１を
キャリーが全て通過するので２−８には１がラッチされ
る。よって２−17は１となるため中位の２−14のデータ
がバスに出力される。しかし、２−９には０がラッチさ
れているため２−18は０となるので、下位の２−15のデ
ータは出力されない。また上位40ビットが全て０の場
合、２−８および２−９には１がラッチされるので２−
17および２−18は１となり、よって下位の２−15のデー
タがバスに出力される。
以上説明したように本発明は、わずかの回路を追加す
ることにより、上位ビットのキャリーラインの値をラッ
チしておき該ラッチ信号とバス出力制御信号との論理積
をとって下位のバス出力制御信号とすることにより、先
行１検出回路のキャリーラインの負荷が軽減され高速に
先行の１を検出することが出来る。
ることにより、上位ビットのキャリーラインの値をラッ
チしておき該ラッチ信号とバス出力制御信号との論理積
をとって下位のバス出力制御信号とすることにより、先
行１検出回路のキャリーラインの負荷が軽減され高速に
先行の１を検出することが出来る。
第１図は、本発明の第１の実施例図である。 １−１〜１−３はクロックドインバータ、１−４〜１−
６は入力レジスタ、１−７は１−４〜１−６の入力レジ
スタにデータをラッチするための制御信号、１−８およ
び１−９は１−21のキャリーラインのキャリーを、１−
10は１−22のキャリーラインのキャリーを伝えるか否か
を決めるトランスファーゲート、１−11および１−12は
１−21のキャリーラインを、１−13は１−22のキャリー
ラインをプリチャージするためのPchトランジスタ、１
−14〜１−16は論理和ゲート、１−17はキャリーを入力
し、１−23および１−24のエンコーダの出力を１−25お
よび１−26のエンコーダ出力ラッチ回路にラッチするた
めの制御信号、１−18は１−21のキャリーラインへ、１
−19は１−22のキャリーラインへキャリーを入力するた
めのNchトランジスタ、１−20は１−21のキャリーライ
ンのラッチ回路、１−21および１−22はキャリーライ
ン、１−23および１−24は１のある場所によりシフト数
を求めるエンコーダ、１−25および１−26はエンコーダ
出力ラッチ回路、１−27および１−28は１−25および１
−26のエンコーダ出力ラッチ回路の出力を１−30のバス
に出力するための出力制御信号、１−29は論理積ゲー
ト、１−30はバスである。 第２図は本発明の第２実施例図である。 ２−１〜２−３は先行１検出回路、２−４〜２−６はキ
ャリー入力の為のNchトランジスタ、２−７はキャリー
を入力し、２−８〜２−９の先行１検出のキャリーをラ
ッチするための制御信号、２−８〜２−９はラッチ回
路、２−10〜２−12はエンコーダ、２−13〜２−15はエ
ンコーダの出力をラッチしバスに出力する回路、２−16
はバス出力制御信号、２−17は２−16と２−８の反転信
号の論理積でバス出力制御信号、２−18は２−17と２−
９の反転信号の論理積でバス出力制御信号である。 第３図は本発明の従来技術を示す図である。 ３−１〜３−２はクロックドインバータ、３−３〜３−
４はラッチ回路、３−５〜３−６は３−11のキャリーラ
インのキャリーを伝えるかどうかのトランスファーゲー
ト、３−７〜３−８は３−11のキャリーラインをプリチ
ャージするためのPchトランジスター、３−９〜３−10
は論理和ゲート、３−11はキャリーライン、３−12はキ
ャリーを入力するためのNchトランジスター、３−13は
レジスタにデータをラッチするための制御信号、３−14
はキャリーを入力し、３−15のエンコーダの出力をラッ
チするための制御信号、３−15は１のある場所によりシ
フト数を求めるエンコーダ、３−16はエンコーダ出力ラ
ッチ回路である。３−18は出力制御信号、３−19はバ
ス。
６は入力レジスタ、１−７は１−４〜１−６の入力レジ
スタにデータをラッチするための制御信号、１−８およ
び１−９は１−21のキャリーラインのキャリーを、１−
10は１−22のキャリーラインのキャリーを伝えるか否か
を決めるトランスファーゲート、１−11および１−12は
１−21のキャリーラインを、１−13は１−22のキャリー
ラインをプリチャージするためのPchトランジスタ、１
−14〜１−16は論理和ゲート、１−17はキャリーを入力
し、１−23および１−24のエンコーダの出力を１−25お
よび１−26のエンコーダ出力ラッチ回路にラッチするた
めの制御信号、１−18は１−21のキャリーラインへ、１
−19は１−22のキャリーラインへキャリーを入力するた
めのNchトランジスタ、１−20は１−21のキャリーライ
ンのラッチ回路、１−21および１−22はキャリーライ
ン、１−23および１−24は１のある場所によりシフト数
を求めるエンコーダ、１−25および１−26はエンコーダ
出力ラッチ回路、１−27および１−28は１−25および１
−26のエンコーダ出力ラッチ回路の出力を１−30のバス
に出力するための出力制御信号、１−29は論理積ゲー
ト、１−30はバスである。 第２図は本発明の第２実施例図である。 ２−１〜２−３は先行１検出回路、２−４〜２−６はキ
ャリー入力の為のNchトランジスタ、２−７はキャリー
を入力し、２−８〜２−９の先行１検出のキャリーをラ
ッチするための制御信号、２−８〜２−９はラッチ回
路、２−10〜２−12はエンコーダ、２−13〜２−15はエ
ンコーダの出力をラッチしバスに出力する回路、２−16
はバス出力制御信号、２−17は２−16と２−８の反転信
号の論理積でバス出力制御信号、２−18は２−17と２−
９の反転信号の論理積でバス出力制御信号である。 第３図は本発明の従来技術を示す図である。 ３−１〜３−２はクロックドインバータ、３−３〜３−
４はラッチ回路、３−５〜３−６は３−11のキャリーラ
インのキャリーを伝えるかどうかのトランスファーゲー
ト、３−７〜３−８は３−11のキャリーラインをプリチ
ャージするためのPchトランジスター、３−９〜３−10
は論理和ゲート、３−11はキャリーライン、３−12はキ
ャリーを入力するためのNchトランジスター、３−13は
レジスタにデータをラッチするための制御信号、３−14
はキャリーを入力し、３−15のエンコーダの出力をラッ
チするための制御信号、３−15は１のある場所によりシ
フト数を求めるエンコーダ、３−16はエンコーダ出力ラ
ッチ回路である。３−18は出力制御信号、３−19はバ
ス。
Claims (1)
- 【請求項１】入力データ中の最上位ビットから最初に１
をとるビットを検出し、そのビットの位置を示す情報を
バスに出力する先行１検出回路において、前記入力デー
タを複数のビット群に分割するとともに、各ビット群に
それぞれ対応して回路ブロックを設け、前記回路ブロッ
クの各々は、対応するビット群の最も上位のビットから
最初に「１」をとるビットを検出して該ビットの位置を
示す位置情報を発生する手段と、前記対応するビット群
の中に「１」をとるビットが少なくとも一つ存在すると
きは第２の論理レベルをとり、どのビットも「０」をと
るときは第１の論理レベルをとる制御信号を発生する手
段と、夫々が直列接続された第１および第２のトランジ
スタを有する複数の直列接続回路であって、夫々が前記
バスの対応するバス線と所定電位点との間に設けられた
複数の直列接続回路とを備え、該直列接続回路における
前記第１のトランジスタには前記位置情報の対応するビ
ット情報が供給され、前記第２のトランジスタには出力
制御信号が共通に供給され、前記第２のトランジスタは
前記出力制御信号が第１の論理状態のときに導通し第２
の論理状態のときは遮断するように構成されており、 さらに、前記入力データの前記最上位ビットを含むビッ
ト群を除いた残りのビット群に対応して設けられた前記
回路ブロックに対し、上位の回路ブロックからの前記制
御信号および前記出力制御信号を第１および第２の入力
としてそれぞれ受け、その出力を対応する回路ブロック
の出力制御信号とする論理ゲートを設け、前記論理ゲー
トは前記制御信号が前記第２の論理レベルのときはその
出力を前記第２の論理状態とし、前記制御信号が前記第
１の論理レベルのときは上位の回路ブロックからの出力
制御信号の論理状態をその出力として発生し、前記バス
への情報出力時に、前記入力データの前記最上位ビット
を含むビット群に対応して設けられた前記回路ブロック
に供給される前記出力制御信号が前記第１の論理レベル
とされることを特徴とする先行１検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158588A JP2621482B2 (ja) | 1989-06-20 | 1989-06-20 | 先行１検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158588A JP2621482B2 (ja) | 1989-06-20 | 1989-06-20 | 先行１検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322132A JPH0322132A (ja) | 1991-01-30 |
| JP2621482B2 true JP2621482B2 (ja) | 1997-06-18 |
Family
ID=15674973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158588A Expired - Fee Related JP2621482B2 (ja) | 1989-06-20 | 1989-06-20 | 先行１検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621482B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2173617B (en) * | 1985-03-18 | 1988-08-24 | Texas Instruments Ltd | Apparatus for locating and indicating the position of an end }1} bit of a number in a multi-bit number format |
| JPH01136230A (ja) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | 先行１検出回路 |
-
1989
- 1989-06-20 JP JP1158588A patent/JP2621482B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322132A (ja) | 1991-01-30 |
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