JP2604319Y2 - Microcomputer - Google Patents
MicrocomputerInfo
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- JP2604319Y2 JP2604319Y2 JP1989067484U JP6748489U JP2604319Y2 JP 2604319 Y2 JP2604319 Y2 JP 2604319Y2 JP 1989067484 U JP1989067484 U JP 1989067484U JP 6748489 U JP6748489 U JP 6748489U JP 2604319 Y2 JP2604319 Y2 JP 2604319Y2
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- JP
- Japan
- Prior art keywords
- external
- ram
- address
- rom
- internal
- Prior art date
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、内部ROMと内部RAM、又は外部ROMと外部RAM
を選択して動作するマイクロコンピュータに関するもの
である。[Detailed description of the invention] (a) Industrial application field The invention is based on internal ROM and internal RAM, or external ROM and external RAM.
And a microcomputer that operates by selecting the following.
（ロ）従来の技術 内部ROMと内部RAM、又は外部ROMと外部RAMを選択して
動作するマイクロコンピュータにおいて、内部ROMと内
部RAMを選択した場合、プログラムカウンタによって内
部ROMのアドレスをアクセスし、且つ内部RAMの特定アド
レスに設けたアドレスレジスタによって該内部RAMのア
ドレスをアクセスしており、また外部ROMと外部RAMを選
択した場合、前記プログラムカウンタによって外部ROM
のアドレスをアクセスし、且つマイクロコンピュータ内
部に設けた外部RAM専用のデータポインタによって該外
部RAMのアドレスをアクセスしていた。(B) Conventional technology In a microcomputer that operates by selecting an internal ROM and an internal RAM or an external ROM and an external RAM, when the internal ROM and the internal RAM are selected, an address of the internal ROM is accessed by a program counter, and The address of the internal RAM is accessed by an address register provided at a specific address of the internal RAM, and when the external ROM and the external RAM are selected, the external ROM is determined by the program counter.
And the address of the external RAM is accessed by a data pointer dedicated to the external RAM provided inside the microcomputer.
（ハ）考案が解決しようとする課題 しかしながら前記従来の技術の場合、マイクロコンピ
ュータ内部に外部RAM専用のデータポインタを設けなけ
ればならず、更に該データポインタをインクリメント動
作させるための専用プログラム命令が必要となることか
ら、命令デコーダの回路構成が複雑となり、これより前
記マイクロコンピュータのチップサイズが大型化すると
共にチップ単価が高価となってしまう等の問題点があっ
た。(C) Problems to be Solved by the Invention However, in the case of the conventional technique, a data pointer dedicated to the external RAM must be provided inside the microcomputer, and a dedicated program instruction for causing the data pointer to perform an increment operation is required. Therefore, the circuit configuration of the instruction decoder becomes complicated, which causes problems such as an increase in the chip size of the microcomputer and an increase in the unit price of the chip.
（ニ）課題を解決するための手段 本考案は、前記問題点を解決するために為されたもの
であり、選択信号によって、内部ROMと内部RAM、又は外
部ROMと外部RAMを選択して動作するマイクロコンピュー
タにおいて、内部RAMのアドレスをアクセスする第１の
アドレスレジスタと、外部RAMのアドレスをアクセスす
る第２のアドレスレジスタとを、前記内部RAMの所定ア
ドレスに設けたことを特徴とする。(D) Means for Solving the Problems The present invention has been made to solve the above problems, and operates by selecting an internal ROM and an internal RAM or an external ROM and an external RAM according to a selection signal. A first address register for accessing an address of an internal RAM and a second address register for accessing an address of an external RAM are provided at predetermined addresses of the internal RAM.
（ホ）作用 本考案によれば、内部RAMのアドレスをアクセスする
第１のアドレスレジスタと、外部RAMのアドレスをアク
セスする第２のアドレスレジスタとを、内部RAMの所定
アドレスに設けた為、内部RAMと外部RAMのアドレスを夫
々アクセスするには、内部RAMの所定アドレスをアクセ
スするプログラム命令だけを実行すればよく、内部RAM
と外部RAMのアドレスをアクセスする独立したプログラ
ム命令は不要となる。(E) Function According to the present invention, the first address register for accessing the address of the internal RAM and the second address register for accessing the address of the external RAM are provided at predetermined addresses of the internal RAM. In order to access the addresses of the RAM and the external RAM, only a program instruction for accessing a predetermined address of the internal RAM needs to be executed.
And an independent program instruction for accessing the address of the external RAM becomes unnecessary.
（ヘ）実施例 本考案の詳細を図示の実施例により具体的に説明す
る。(F) Embodiment The details of the present invention will be specifically described with reference to the illustrated embodiment.
図面において、（１）はマイクロコンピュータであ
り、該マイクロコンピュータ（１）には、８ビット／ワ
ードの外部ROM（２）と８ビット／ワードの外部RAM
（３）が接続できる様になっている。In the drawing, (1) is a microcomputer, and the microcomputer (1) has an external ROM (2) of 8 bits / word and an external RAM of 8 bits / word.
(3) can be connected.
前記マイクロコンピュータ（１）内部において、
（４）は８ビット／ワードの内部ROMである。（５）はP
C（プログラムカウンタ）であり、該PC（５）から出力
される16ビットのアドレスデータによって前記内部ROM
（４）又は前記外部ROM（２）のアドレスがアクセスさ
れる。（６）はIR（インストラクションレジスタ）であ
り、該IR（６）には、前記内部ROM（４）又は前記外部R
OM（２）から出力される８ビットのプログラムデータが
プリセットされる。（７）はＩ−DEC（インストラクシ
ョンデコーダ）であり、該Ｉ−DEC（７）は、前記IR
（６）から出力された８ビットのプログラムデータを解
読する。つまり、前記Ｉ−DEC（７）の解読結果に基づ
いて前記マイクロコンピュータ（１）は動作するのであ
る。In the microcomputer (1),
(4) is an internal ROM of 8 bits / word. (5) is P
C (program counter), and the internal ROM is controlled by 16-bit address data output from the PC (5).
(4) Or the address of the external ROM (2) is accessed. (6) is an IR (instruction register), and the IR (6) has the internal ROM (4) or the external ROM (4).
The 8-bit program data output from OM (2) is preset. (7) is an I-DEC (instruction decoder), and the I-DEC (7) is an IR decoder.
Decode the 8-bit program data output from (6). That is, the microcomputer (1) operates based on the decoding result of the I-DEC (7).
（８）は８ビット／ワードの内部RAMであり、該内部R
AM（８）の特定アドレス（８−１）（８−２）（８−
３）（８−４）は夫々、該内部RAM（８）自体のアドレ
スをアクセスするための第１のアドレスレジスタR1,R
2、前記外部RAM（３）のアドレスをアクセスするための
第２のアドレスレジスタR3,R4として使用される。つま
り、アドレスデータが16ビットで構成されていることか
ら、前記アドレスレジスタR1,R2からパラレル出力され
る16ビットデータによって前記内部RAM（８）自体のア
ドレスがアクセスされ、且つ前記アドレスレジスタR3,R
4からパラレル出力される16ビットデータによって前記
外部RAM（３）のアドレスがアクセスされるのである。
具体的には、前記アドレスレジスタR1,R2をインクリメ
ント動作させる場合、前記内部ROM（４）のプログラム
データに基づく前記Ｉ−DEC（７）の解読結果により、A
LU（図示せず）を用いて前記アドレスレジスタR1,R2の
セット内容をインクリメントし、これより前記内部RAM
（８）のアドレスをアクセスするのである。また前記ア
ドレスレジスタR3,R4をインクリメント動作させる場
合、前記アドレスレジスタR1,R2のインクリメント動作
と同様に、前記外部ROM（２）のプログラムデータに基
づく前記Ｉ−DEC（７）の解読結果により、前記ALUを用
いて前記アドレスレジスタR3,R4のセット内容をインク
リメントし、これより前記外部RAM（３）のアドレスを
アクセスするのである。(8) is an internal RAM of 8 bits / word.
Specific address of AM (8) (8-1) (8-2) (8-
3) (8-4) are first address registers R1 and R1 for accessing addresses of the internal RAM (8) itself.
2. Used as second address registers R3 and R4 for accessing the address of the external RAM (3). That is, since the address data is composed of 16 bits, the address of the internal RAM (8) itself is accessed by 16-bit data output in parallel from the address registers R1, R2, and the address registers R3, R
The address of the external RAM (3) is accessed by 16-bit data output in parallel from 4.
Specifically, when the address registers R1 and R2 are to be incremented, A-DEC (7) based on the decoding result of the I-DEC (7) based on the program data in the internal ROM (4),
The set contents of the address registers R1 and R2 are incremented using an LU (not shown), and the
The address (8) is accessed. In the case where the address registers R3 and R4 are incremented, the decoding result of the I-DEC (7) based on the program data in the external ROM (2) is used in the same manner as the increment operation of the address registers R1 and R2. The set contents of the address registers R3 and R4 are incremented by using the ALU, and the address of the external RAM (3) is accessed based on the increment.
前記マイクロコンピュータ（１）には選択信号SELECT
が印加されるが、該選択信号SELECTが「０」の時、前記
内部ROM（４）のプログラムデータと前記アドレスレジ
スタR1,R2,R3,R4を除く前記内部RAM（８）のデータが選
択される。また選択信号SELECTが「１」の時、前記外部
ROM（２）のプログラムデータと前記外部RAM（３）のデ
ータが選択される。The microcomputer (1) has a selection signal SELECT.
When the selection signal SELECT is "0", the program data of the internal ROM (4) and the data of the internal RAM (8) except the address registers R1, R2, R3, R4 are selected. You. When the select signal SELECT is “1”, the external
The program data of the ROM (2) and the data of the external RAM (3) are selected.
（９）は、ANDゲート（10）（11）及びORゲート（1
2）より成り、前記内部ROM（４）と前記外部ROM（２）
のプログラムデータを切換出力するマルチプレクサであ
り、ここでプログラムデータは８ビットの為、該マルチ
プレクサ（９）は８個パラレルに設けられているものと
する。（13）（14）はバッファであり、ここで前記マル
チプレクサ（９）と同様に、これ等バッファ（13）（1
4）も、前記外部ROM（２）及び前記外部RAM（３）の各
ビット出力に対応して８個づつパラレルに設けられてい
るものとする。つまり、前記各ANDゲート（10）の一端
には選択信号SELECTが共通印加され、前記各ANDゲート
（10）の他端は夫々前記各バッファ（13）出力と接続さ
れており、且つ前記各ANDゲート（11）の一端には選択
信号▲▼が共通印加され、前記各ANDゲー
ト（11）の他端は夫々前記内部ROM（４）の各ビット出
力と接続されている。そこで選択信号SELECTが「０」の
時、前記ANDゲート（11）が動作すると共に前記バッフ
ァ（13）（14）がオフすることから、前記内部ROM
（４）のプログラムデータが前記IR（６）にプリセット
され、該IR（６）のプリセット内容は前記Ｉ−DEC
（７）で解読されるのみとなる。また選択信号SELECTが
「１」の時、前記ANDゲート（10）が動作すると共に前
記バッファ（13）（14）がオンすることから、前記外部
ROM（２）のプログラムデータが前記IR（６）にプリセ
ットされ、該IR（６）のプリセット内容は、前記Ｉ−DE
C（７）で解読される他、オペランドコードとして前記
外部RAM（３）に書き込まれたりする。(9) is an AND gate (10) (11) and an OR gate (1
2), wherein the internal ROM (4) and the external ROM (2)
Is a multiplexer for switching and outputting the program data. Since the program data has 8 bits, it is assumed that eight multiplexers (9) are provided in parallel. (13) and (14) are buffers. Here, similarly to the multiplexer (9), these buffers (13) (1)
4) is also provided in parallel by eight corresponding to each bit output of the external ROM (2) and the external RAM (3). That is, a select signal SELECT is commonly applied to one end of each of the AND gates (10), and the other end of each of the AND gates (10) is connected to the output of each of the buffers (13). A select signal ▼ is commonly applied to one end of the gate (11), and the other end of each of the AND gates (11) is connected to each bit output of the internal ROM (4). When the select signal SELECT is "0", the AND gate (11) operates and the buffers (13) and (14) are turned off.
The program data of (4) is preset in the IR (6), and the preset contents of the IR (6) are stored in the I-DEC.
It will only be decoded in (7). When the selection signal SELECT is "1", the AND gate (10) operates and the buffers (13) and (14) are turned on.
The program data of the ROM (2) is preset in the IR (6), and the preset contents of the IR (6) are stored in the I-DE.
In addition to being decoded by C (7), it is written into the external RAM (3) as an operand code.
外部RAM操作信号RGは、前記外部ROM（２）のプログラ
ムデータに基づき前記Ｉ−DEC（７）から得られる解読
結果であり、前記外部RAM（３）のアドレスをアクセス
する時、外部RAM操作信号RGは「１」となり、また前記
外部ROM（２）のアドレスをアクセスする時、外部RAM操
作信号RGは「０」となる。つまり、選択信号SELECTが
「１」、且つ外部RAM操作信号RGが「１」の時、ANDゲー
ト（15）及びインバータ（16）を介してアクセス選択信
号▲▼が「０」になる為、前記外部RAM（３）の
アドレスのアクセスが可能となる。また選択信号SELECT
が「１」、且つ外部RAM操作信号RGが「０」の時、ANDゲ
ート（15）を介してアクセス選択信号▲▼が
「０」になる為、前記外部ROM（２）のアドレスのアク
セスが可能となる。The external RAM operation signal RG is a decoding result obtained from the I-DEC (7) based on the program data of the external ROM (2). When accessing the address of the external RAM (3), the external RAM operation signal RG is output. RG becomes "1", and when accessing the address of the external ROM (2), the external RAM operation signal RG becomes "0". That is, when the selection signal SELECT is “1” and the external RAM operation signal RG is “1”, the access selection signal ▲ ▼ becomes “0” via the AND gate (15) and the inverter (16). Access to the address of the external RAM (3) becomes possible. Select signal SELECT
Is “1” and the external RAM operation signal RG is “0”, the access selection signal ▲ ▼ becomes “0” via the AND gate (15), so that the address of the external ROM (2) is accessed. It becomes possible.
（17）（18）は、前記PC（５）又は前記アドレスレジ
スタR3,R4のアドレスデータを選択するための制御信号
a,bを出力するANDゲートである。詳しくは、前記ANDゲ
ート（17）（18）の一端には選択信号SELECTが共通印加
され、且つ前記ANDゲート（17）（18）の他端には夫々
外部RAM操作信号▲▼,RGが印加される。つまり、選
択信号SELECTが「１」、且つ外部RAM操作信号が「０」
の時、前記ANDゲート（17）からは、前記PC（５）のプ
ログラムデータを選択するための「１」の制御信号ａが
出力される。また選択信号SELECTが「１」、且つ外部RA
M操作信号が「１」の時、前記ANDゲート（18）からは、
前記アドレスレジスタR3,R4のプログラムデータを選択
するための「１」の制御信号ｂが出力される。(17) and (18) are control signals for selecting address data of the PC (5) or the address registers R3 and R4.
An AND gate that outputs a and b. Specifically, a select signal SELECT is commonly applied to one end of the AND gates (17) and (18), and external RAM operation signals ▲ ▼ and RG are applied to the other end of the AND gates (17) and (18), respectively. Is done. That is, the selection signal SELECT is “1” and the external RAM operation signal is “0”.
At this time, a control signal a of "1" for selecting the program data of the PC (5) is output from the AND gate (17). When the selection signal SELECT is “1” and the external RA
When the M operation signal is "1", the AND gate (18)
A control signal b of "1" for selecting the program data of the address registers R3 and R4 is output.
（19）は、ANDゲート（20）（21）及びORゲート（2
2）より成り、前記プログラムカウンタ（５）又は前記
アドレスレジスタR3,R4のアドレスデータを切換出力す
るマルチプレクサであり、ここでアドレスデータは16ビ
ットの為、該マルチプレクサ（19）は16個パラレルに設
けられているものとする。つまり、前記各ANDゲート（2
0）の一端は前記PC（５）の各ビット出力と接続され、
前記各ANDゲート（20）の他端には前記ANDゲート（17）
出力（制御信号ａ）が共通印加されており、且つ前記各
ANDゲート（21）の一端は前記アドレスレジスタR3,R4の
各ビット出力と接続され、前記ANDゲート（21）の他端
には前記ANDゲート（18）出力（制御信号ｂ）が共通印
加されている。つまり、制御信号ａが「１」の時、前記
PC（５）のアドレスデータが前記マルチプレクサ（19）
から出力され、外部ROM（２）のアドレスがアクセスさ
れることになる。また制御信号ｂが「１」の時、前記ア
ドレスレジスタR3,R4のアドレスデータが前記マルチプ
レクサ（19）から出力され、外部RAM（３）のアドレス
がアクセスされることになる。(19) is an AND gate (20) (21) and an OR gate (2
2) a multiplexer for switching and outputting the address data of the program counter (5) or the address registers R3 and R4. Since the address data is 16 bits, 16 multiplexers (19) are provided in parallel. It is assumed that That is, each of the AND gates (2
0) is connected to each bit output of the PC (5),
The other end of each AND gate (20) is connected to the AND gate (17)
The output (control signal a) is applied in common, and
One end of the AND gate (21) is connected to each bit output of the address registers R3 and R4, and the output (control signal b) of the AND gate (18) is commonly applied to the other end of the AND gate (21). I have. That is, when the control signal a is “1”,
The address data of the PC (5) is stored in the multiplexer (19).
And the address of the external ROM (2) is accessed. When the control signal b is "1", the address data of the address registers R3 and R4 is output from the multiplexer (19), and the address of the external RAM (3) is accessed.
以上の構成より、内部RAM（８）と外部RAM（３）のア
ドレスをアクセスする手段として内部RAM（８）を兼用
することから、マイクロコンピュータ（１）の構成が簡
単化され、更に内部RAM（８）と外部RAM（３）のアドレ
スをアクセスするプログラムデータは、内部RAM（８）
のアドレスレジスタR1,R2,R3,R4をアクセスするデータ
だけでよいことから、内部RAM（８）と外部RAM（３）の
アドレスを夫々アクセスする為の専用プログラム命令が
不要となってＩ−DEC（７）の回路構成が簡単となり、
両者よりマイクロコンピュータ（１）のチップサイズを
小型化できると共にチップ単価を安価とできることにな
る。With the above configuration, since the internal RAM (8) is also used as a means for accessing the addresses of the internal RAM (8) and the external RAM (3), the configuration of the microcomputer (1) is simplified, and the internal RAM (8) is further improved. 8) and the program data for accessing the address of the external RAM (3) are stored in the internal RAM (8).
Since only data for accessing the address registers R1, R2, R3, and R4 of the I-DEC are unnecessary, dedicated program instructions for accessing the addresses of the internal RAM (8) and the external RAM (3) are unnecessary. The circuit configuration of (7) is simplified,
From both, the chip size of the microcomputer (1) can be reduced and the unit cost of the chip can be reduced.
（ト）考案の効果 本考案によれば、内部RAMのアドレスをアクセスする
第１のアドレスレジスタと、外部RAMのアドレスをアク
セスする第２のアドレスレジスタとを、内部RAMの所定
アドレスに設けた為、内部RAMと外部RAMのアドレスを夫
々アクセスするには、内部RAMの所定アドレスをアクセ
スするプログラム命令だけを実行すればよく、内部RAM
と外部RAMのアドレスをアクセスする独立したプログラ
ム命令は不要となる。これよりマイクロコンピュータを
小型化できると共に該マイクロコンピュータのチップ単
価を安価にできる等の利点が得られる。(G) Effects of the invention According to the invention, the first address register for accessing the address of the internal RAM and the second address register for accessing the address of the external RAM are provided at predetermined addresses of the internal RAM. In order to access the addresses of the internal RAM and the external RAM, only a program instruction for accessing a predetermined address of the internal RAM needs to be executed.
And an independent program instruction for accessing the address of the external RAM becomes unnecessary. This provides advantages such as miniaturization of the microcomputer and reduction of the unit cost of the microcomputer.
図面は本考案のマイクロコンピュータを示す回路図であ
る。 （１）…マイクロコンピュータ、（２）…外部ROM、
（３）…外部RAM、（４）…内部ROM、（８）…内部RA
M、（８−１）（８−２）（８−３）（８−４）…特定
アドレス。The drawing is a circuit diagram showing the microcomputer of the present invention. (1) ... microcomputer, (2) ... external ROM,
(3) ... external RAM, (4) ... internal ROM, (8) ... internal RA
M, (8-1) (8-2) (8-3) (8-4) ... specific address.
Claims (1)
又は外部ROM及び外部RAMを使用する外部モードの何れか
一方を選択して動作するマイクロコンピュータにおい
て、 前記内部RAMのアドレスをアクセスする第１のアドレス
レジスタ及び前記外部RAMのアドレスをアクセスする第
２のアドレスレジスタを、前記内部RAMの所定アドレス
に割り当て、 選択信号が一方の論理値の時、前記マイクロコンピュー
タに対する前記外部ROM及び前記外部RAMのデータ入出力
を禁止すると共に、前記内部ROMのプログラムデータの
解読結果に従って前記内部RAM自体を前記第１のアドレ
スレジスタでアクセスする前記内部モードを実行し、 前記選択信号が他方の倫理値の時、前記マイクロコンピ
ュータに対する前記外部ROM及び前記外部RAMのデータ入
出力を許可すると共に前記内部ROMのデータ出力を禁止
し、前記選択信号が他方の論理値であり且つ前記外部RO
Mのプログラムデータの解読結果が一方の論理値の時、
前記外部ROMをアクセス可能とし、前記選択信号が他方
の論理値であり且つ前記外部ROMのプログラムデータの
解読結果が他方の論理値の時、前記外部RAMを前記第２
のアドレスレジスタでアクセス可能とする前記外部モー
ドを実行することを特徴とするマイクロコンピュータ。1. A microcomputer which operates by selecting one of an internal mode using an internal ROM and an internal RAM and an external mode using an external ROM and an external RAM. A second address register for accessing the address of the external RAM and a second address register for accessing the address of the external RAM. When the selection signal has one logical value, the external ROM and the external RAM for the microcomputer are assigned. Executing the internal mode of prohibiting data input / output and accessing the internal RAM itself with the first address register according to the result of decoding the program data of the internal ROM, and when the selection signal is the other ethical value, While permitting data input / output of the external ROM and the external RAM to and from the microcomputer, To disable data output of the serial internal ROM, the selection signal is other logic value and the external RO
When the decoding result of M program data is one logical value,
The external ROM is accessible, and when the selection signal has the other logical value and the result of decoding the program data of the external ROM has the other logical value, the external RAM is set to the second logical value.
A microcomputer that executes the external mode, which is accessible by an address register of the microcomputer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989067484U JP2604319Y2 (en) | 1989-06-09 | 1989-06-09 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989067484U JP2604319Y2 (en) | 1989-06-09 | 1989-06-09 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
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| JPH036738U JPH036738U (en) | 1991-01-23 |
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Family
ID=31601098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989067484U Expired - Lifetime JP2604319Y2 (en) | 1989-06-09 | 1989-06-09 | Microcomputer |
Country Status (1)
| Country | Link |
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| JP (1) | JP2604319Y2 (en) |
Families Citing this family (1)
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| JP6568399B2 (en) * | 2015-05-26 | 2019-08-28 | キヤノン株式会社 | Information processing device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152061A (en) * | 1980-04-25 | 1981-11-25 | Mitsubishi Electric Corp | Data storage device of electronic controller |
| JPS63178349A (en) * | 1987-01-20 | 1988-07-22 | Fujitsu Ltd | Microprocessor |
-
1989
- 1989-06-09 JP JP1989067484U patent/JP2604319Y2/en not_active Expired - Lifetime
Also Published As
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| JPH036738U (en) | 1991-01-23 |
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