JP2601521B2 - Frequency multiplier - Google Patents
Frequency multiplierInfo
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Description
【発明の詳細な説明】 〔概 要〕 周波数に依存しない周波数逓倍器に関し， 逓倍できる周波数を可変とし，フィルタを用いない多
段接続による2n逓倍を可能とすることを目的とし， 方形波パルスからなる入力クロック信号を微分する微
分回路（１）と， 前記微分回路（１）の出力信号を全波整流して２倍の
周波数の三角波を生成する全波整流回路（２）と， 前記全波整流回路（２）の出力信号のレベルを基準電
圧のレベルと比較して波形整形した方形波パルスを形成
して周波数逓倍した出力クロック信号とする波形整形回
路（３）と， 前記周波数逓倍した出力クロック信号のパルス幅を検
出するパルス幅検出回路（４）と， 前記検出結果に基づいて，前記出力クロック信号のパ
ルスデューティが所定の値となるように，前記微分回路
（１）の時定数を制御するパルス幅制御回路（５）とを
備えるように構成する。DETAILED DESCRIPTION OF THE INVENTION [Overview] Regarding a frequency multiplier that does not depend on frequency, it aims to make the frequency that can be multiplied variable and to enable 2n multiplication by multistage connection without using a filter. A differentiating circuit (1) for differentiating an input clock signal, a full-wave rectifying circuit (2) for generating a double-frequency triangular wave by full-wave rectifying an output signal of the differentiating circuit (1), A waveform shaping circuit (3) that forms a square wave pulse whose waveform is shaped by comparing the level of the output signal of the rectifier circuit (2) with the level of the reference voltage and outputs a frequency-multiplied output clock signal; A pulse width detection circuit (4) for detecting a pulse width of the clock signal; and the differentiating circuit (1) based on the detection result such that the pulse duty of the output clock signal has a predetermined value. Configured to time and a pulse width control circuit for controlling the constant (5) of the.
本発明は周波数逓倍器に関し，更に詳しくは，周波数
に依存しない周波数逓倍器に関する。The present invention relates to a frequency multiplier, and more particularly, to a frequency independent frequency multiplier.
近年の広帯域ISDN（integrated services digital ne
twork）等のニューメディア通信の需要に伴い，通信器
や再生中継器等の低コスト化，無調整化が要求されてい
る。このため，これらの装置を構成する周波数逓倍器に
ついても，同様の要求がある。Recent broadband ISDN (integrated services digital ne)
With the demand for new media communication such as twork), cost reduction and no adjustment of communication equipment and regenerative repeaters are required. For this reason, there is a similar requirement for the frequency multiplier constituting these devices.
第４図は従来技術説明図であり，従来の周波数逓倍器
を示している。FIG. 4 is an explanatory diagram of a conventional technology, and shows a conventional frequency multiplier.
第４図において,1は微分回路,2は全波整流回路,3は波
形整形回路,6はバンドパスフィルタである。In FIG. 4, 1 is a differentiating circuit, 2 is a full-wave rectifier circuit, 3 is a waveform shaping circuit, and 6 is a bandpass filter.
周波数f0のクロック信号（方形波パルス信号）が微分
回路１に入力され，微分される。微分回路１の出力であ
る微分波形を全波整流回路２で全波整流して，周波数2f
0ののこぎり波パルスを得る。即ち，周波数2f0のクロッ
ク成分を抽出する。こののこぎり波パルスを波形整形回
路３で方形波に波形整形して，周波数2f0の方形波パル
ス，即ち,2逓倍されたクロック信号を得る。A clock signal (square wave pulse signal) having a frequency f 0 is input to the differentiating circuit 1 and differentiated. The differential waveform that is the output of the differentiating circuit 1 is full-wave rectified by the full-wave rectifying circuit 2 and the frequency 2f
Obtain a zero sawtooth pulse. That is, to extract the clock component of the frequency 2f 0. The sawtooth pulse waveform shaping circuit 3 shapes the waveform into a square wave, square wave pulses at a frequency 2f 0, i.e., obtain a doubled clock signal.
ところで，この波形整形回路３から出力される方形波
パルスのパルスデューティが種々の理由により50％にな
らない場合がある。この場合，同様の回路を多段，例え
ばｎ段に接続しても，最終的に得られるべきはずの周波
数2n・f0のクロック信号は得られない。Incidentally, the pulse duty of the square wave pulse output from the waveform shaping circuit 3 may not be 50% for various reasons. In this case, even if a similar circuit is connected in multiple stages, for example, in n stages, a clock signal having a frequency of 2 n · f 0 which should be finally obtained cannot be obtained.
このため，従来は，確実に2n逓倍を行うために，波形
整形回路３の出力をバンドパスフィルタ６を通すことに
よって，パルスデューティ50％の方形波パルスからなる
クロック信号を得ると共に，同様の回路を多段（ｎ段）
に接続して2n逓倍を行っていた。For this reason, conventionally, in order to surely perform the 2n multiplication, the output of the waveform shaping circuit 3 is passed through a band-pass filter 6 to obtain a clock signal composed of a square wave pulse with a pulse duty of 50%. Multi-stage circuit (n stages)
To perform 2n multiplication.
前述の従来技術によればバンドパスフィルタ６を用い
ているために,2n逓倍できる周波数（f0）が１つに決ま
ってしまう（固定されてしまう）。即ち，例えば，初段
の周波数逓倍器における周波数f0（2f0）のためのバン
ドパスフィルタ６は，他の周波数についてはそのパルス
デューティを50％とすることができない。他の段におけ
るバンドパスフィルタについても同様である。According to the above-described prior art, since the bandpass filter 6 is used, the frequency (f 0 ) that can be multiplied by 2 n is determined to be one (fixed). That is, for example, the band-pass filter 6 for the frequency f 0 (2f 0 ) in the first-stage frequency multiplier cannot set the pulse duty to 50% for other frequencies. The same applies to bandpass filters in other stages.
従って，他の周波数について2n逓倍を行うためには，
多段の周波数逓倍器の各々のバンドパスフィルタ６の部
分を交換する必要があり，コスト高を招き，調整の手間
が増すという問題があった。Therefore, to perform 2n multiplication on other frequencies,
It is necessary to replace each band-pass filter 6 of the multi-stage frequency multiplier, resulting in a problem that the cost is increased and the labor for adjustment is increased.
本発明は，逓倍できる周波数を可変とし，フィルタを
用いない多段接続による2n逓倍を可能とした周波数逓倍
器を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a frequency multiplier in which the frequency that can be multiplied is made variable and 2n multiplication by multistage connection without using a filter is made possible.
第１図は本発明の原理構成図であり，本発明による周
波数逓倍器を示している。FIG. 1 is a block diagram of the principle of the present invention, showing a frequency multiplier according to the present invention.
第１図において,1は微分回路,2は全波整流回路,3は波
形整形回路,4はパルス幅検出回路,5はパルス幅制御回路
である。In FIG. 1, 1 is a differentiating circuit, 2 is a full-wave rectifier circuit, 3 is a waveform shaping circuit, 4 is a pulse width detecting circuit, and 5 is a pulse width control circuit.
周波数f0の入力クロック信号（方形波パルス信号）が
微分回路１に入力され，微分される。微分回路１の出力
である微分波形を全波整流回路２で全波整流して，周波
数2f0ののこぎり波パルスを得る。即ち，周波数2f0のク
ロック成分を抽出する。こののこぎり波パルスを波形整
形回路３で方形波に波形整形して，周波数2f0の方形波
パルス，即ち,2逓倍されたクロック信号を得る。An input clock signal (square wave pulse signal) having a frequency f 0 is input to the differentiating circuit 1 and differentiated. The differentiated waveform which is the output of the differentiating circuit 1 and the full-wave rectified by full-wave rectifying circuit 2, to obtain a sawtooth wave pulse frequency 2f 0. That is, to extract the clock component of the frequency 2f 0. The sawtooth pulse waveform shaping circuit 3 shapes the waveform into a square wave, square wave pulses at a frequency 2f 0, i.e., obtain a doubled clock signal.
波形整形回路３か出力される方形波パルスは，そのま
ま当該周波数逓倍器の出力クロック信号（周波数2f0）
として出力される一方，パルス幅検出回路４及びパルス
幅制御回路５からなるフィードバック回路を介して微分
回路１に出力クロック信号のパルスデューティを制御す
るためにフィードバックされる。The square wave pulse output from the waveform shaping circuit 3 is used as it is as the output clock signal (frequency 2f 0 ) of the frequency multiplier.
Is output to the differentiating circuit 1 via a feedback circuit including the pulse width detection circuit 4 and the pulse width control circuit 5 in order to control the pulse duty of the output clock signal.
パルス幅検出回路４は波形整形回路３の出力である方
形波パルスのパルス幅（パルスデューティ）を検出す
る。この検出結果に基づいて，パルス幅制御回路５は微
分回路１へ制御信号を送出する。この制御信号により，
微分回路１の時定数がパルスデューティが所定の値，例
えば50％となるように制御される。The pulse width detection circuit 4 detects the pulse width (pulse duty) of a square pulse output from the waveform shaping circuit 3. The pulse width control circuit 5 sends a control signal to the differentiating circuit 1 based on the detection result. With this control signal,
The time constant of the differentiating circuit 1 is controlled so that the pulse duty becomes a predetermined value, for example, 50%.
本発明によれば，波形整形回路３の出力，即ち，周波
数逓倍器の出力についてパルス幅（パルスデューティ）
を検出し，この検出検果を基づいてパルス幅即ちパルス
デューティを制御することができる。例えば，パルス幅
制御回路５は，パルス幅が狭い（パルスデューティが小
さい）場合には微分回路１の時定数を大きくし，パルス
幅が広い（パルスデューティが大きい）場合には時定数
を小さくするような制御信号を発生する。According to the present invention, the pulse width (pulse duty) of the output of the waveform shaping circuit 3, that is, the output of the frequency multiplier is determined.
And the pulse width, that is, the pulse duty, can be controlled based on the detection result. For example, the pulse width control circuit 5 increases the time constant of the differentiating circuit 1 when the pulse width is narrow (pulse duty is small), and decreases the time constant when the pulse width is wide (pulse duty is large). Such a control signal is generated.
これにより，周波数逓倍器の運転当初の出力クロック
信号のパルスデューティが所定値，例えば50％でない場
合でも，フィードバック回路を設けたことにより，パル
スデューティを50％（所定値）とするように自動液に制
御される。Thus, even if the pulse duty of the output clock signal at the beginning of the operation of the frequency multiplier is not a predetermined value, for example, 50%, the provision of the feedback circuit makes it possible to automatically set the pulse duty to 50% (the predetermined value). Is controlled.
従って，バンドパスフィルタを用いることなく２逓倍
の周波数逓倍器を得ることができ，また，フィルタを用
いずに多段に当該周波数逓倍器を接続することにより2n
逓倍を正確に行うことができる。また，フィルタを用い
ていないので，逓倍できる周波数が１つに限られる（周
波数に依存する）ことなく可変とすることができる。Therefore, it is possible to obtain a frequency multiplier of 2 times without using a band-pass filter, and by connecting the frequency multiplier in multiple stages without using a filter, 2 n
Multiplication can be performed accurately. Further, since no filter is used, the frequency that can be multiplied can be made variable without being limited to one (depending on the frequency).
なお，本発明によれば，多段接続した周波数逓倍器の
各々の構成を，フィルタの特性を各々変更する必要がな
いので，同一にできるという効果も有する。According to the present invention, there is also an effect that the respective configurations of the frequency multipliers connected in multiple stages can be made the same since it is not necessary to change the characteristics of the filters.
第２図は実施例構成図であり，周波数逓倍器を示して
いる。FIG. 2 is a block diagram of the embodiment, showing a frequency multiplier.
第２図において,11は抵抗,12は可変容量,31はコンパ
レータ,41はインバータ回路である。In FIG. 2, 11 is a resistor, 12 is a variable capacitor, 31 is a comparator, and 41 is an inverter circuit.
また，第３図は本実施例における入力クロック信号等
の波形を示す波形図である。FIG. 3 is a waveform diagram showing waveforms of an input clock signal and the like in this embodiment.
以下，第３図を参照しつつ，第２図の実施例について
説明する。Hereinafter, the embodiment of FIG. 2 will be described with reference to FIG.
第３図図示の如き周波数f0の入力クロック信号が，微
分回路１に入力される。微分回路１は，第２図に示す如
く，抵抗11と容量12とからなるCR回路で構成される。そ
して,CR回路の時定数を可変とするために，抵抗又は容
量の一方が可変とされる。本実施例では，容量が，制御
が容易な電圧制御によって可変とされる可変容量12とさ
れている。これは，例えば，バリキャップダイオード等
により構成される。An input clock signal having a frequency f 0 as shown in FIG. As shown in FIG. 2, the differentiating circuit 1 is composed of a CR circuit including a resistor 11 and a capacitor 12. Then, in order to make the time constant of the CR circuit variable, one of the resistance and the capacitance is made variable. In the present embodiment, the capacity is a variable capacity 12 which is made variable by voltage control which is easy to control. This is composed of, for example, a varicap diode.
微分回路１の出力信号は第３図図示の如くなる。この
出力信号が全波整流回路２に入力され，全波整流される
ことによって，第３図図示の如き全波整流回路２の出力
信号が得られる。この出力信号は，のこぎり波パルスで
あるが，周波数2f0となっている。The output signal of the differentiating circuit 1 is as shown in FIG. This output signal is input to the full-wave rectifier circuit 2 and is subjected to full-wave rectification, whereby an output signal of the full-wave rectifier circuit 2 as shown in FIG. 3 is obtained. This output signal is a sawtooth wave pulse, and has a frequency 2f 0.
全波整流回路２の出力信号は，波形整形回路３を構成
するコンパレータ31の一方の入力端子に入力される。コ
ンパレータ31の他方の入力端子には，基準電圧Refが入
力される。コンパレータ31は２つの入力信号を比較し，
全波整流回路２の出力信号が基準電脱Refより大きい場
合にその出力をハイレベルとし，逆の場合に出力をロウ
レベルとする。これにより，第３図図示の如き周波数2f
0の方形波パルスからなる出力信号が得られる。この出
力信号は，当該周波数逓倍器の出力クロック信号とされ
る。The output signal of the full-wave rectifier circuit 2 is input to one input terminal of a comparator 31 constituting the waveform shaping circuit 3. The reference voltage Ref is input to the other input terminal of the comparator 31. Comparator 31 compares the two input signals,
When the output signal of the full-wave rectifier circuit 2 is larger than the reference electrode Ref, the output is set to a high level, and when the output signal is opposite, the output is set to a low level. Thereby, the frequency 2f as shown in FIG.
An output signal consisting of zero square wave pulses is obtained. This output signal is used as an output clock signal of the frequency multiplier.
今，この出力クロック信号の波形が，第３図に点線で
図示する如く，パルス幅が狭い（パルスデューティが所
定値，例えば50％より小さい）か又は広い（50％より大
きい）ものであったとする。この場合，その主たる原因
は，第３図に点線で図示する如く，微分回路１の出力信
号が適当なものでない（時定数が適当でない）ことにあ
ると考えてよい。Now, it is assumed that the waveform of the output clock signal has a narrow pulse width (pulse duty is smaller than a predetermined value, for example, less than 50%) or is wider (greater than 50%) as shown by a dotted line in FIG. I do. In this case, it can be considered that the main cause is that the output signal of the differentiating circuit 1 is not appropriate (the time constant is not appropriate), as shown by the dotted line in FIG.
そこで，まず，パルス幅検出回路４を構成するインバ
ータ回路41において，出力クロック信号を逆相及び同相
の２つのクロック信号を形成する。この２つのクロック
信号はパルス幅制御回路５に送出される。Therefore, first, in the inverter circuit 41 constituting the pulse width detection circuit 4, the output clock signal is formed into two clock signals of the opposite phase and the same phase. These two clock signals are sent to the pulse width control circuit 5.
そして，パルス幅制御回路５において,2つのクロック
信号は，例えば，当該パルス幅制御回路５を構成する演
算増幅器の反転端子及び非反転端子に入力される。この
演算増幅器の出力に基づいてパルス幅制御回路５の出力
信号が形成され，微分回路１の可変容量12にその制御信
号として供給される。この制御信号は，パルス幅が狭い
（広い）場合には，微分回路１であるCR回路の時定数が
適当な値より小さい（大きい）とみなして，これを大き
く（小さく）するような電圧，即ち，可変容量12の容量
値を大きく（小さく）するように働く電圧とされる。In the pulse width control circuit 5, the two clock signals are input to, for example, an inverting terminal and a non-inverting terminal of an operational amplifier included in the pulse width control circuit 5. An output signal of the pulse width control circuit 5 is formed based on the output of the operational amplifier, and supplied to the variable capacitor 12 of the differentiating circuit 1 as a control signal. When the pulse width is narrow (wide), the control signal is regarded as a voltage that increases (decreases) the time constant of the CR circuit, which is the differentiating circuit 1, assuming that the time constant is smaller (greater) than an appropriate value. That is, it is a voltage that works to increase (decrease) the capacitance value of the variable capacitor 12.
これにより，第２図の周波数逓倍器の動作開始時の出
力クロック信号のパルスデューティが第３図に点線で示
す如く50％でない場合であっても，微分回路１の時定数
を実践で示す如く変更して，パルスデューティを50％と
することができる。Accordingly, even when the pulse duty of the output clock signal at the start of the operation of the frequency multiplier of FIG. 2 is not 50% as shown by the dotted line in FIG. 3, the time constant of the differentiating circuit 1 is actually shown as shown in FIG. By changing, the pulse duty can be set to 50%.
第２図図示の周波数逓倍器の出力クロック信号の周波
数は2f0であるが，同一の周波数逓倍器を直接多段に，
例えばｎ段に接続することにより，周波数2n・f0の出力
クロック信号を得ることができる。各段においてパルス
デューティのずれがあれば当該周波数逓倍器において50
％に補正されるので，最終的な2n・f0のクロックのパル
スデューティも50％となることは言うまでもない。ま
た，各段の周波数逓倍器において，あるいは各周波数逓
倍器の接続においてフィルタを用いていないので，入力
クロック信号の周波数f0を変更すれば，何ら周波数逓倍
器の構成を変更することなく，逓倍したクロック信号が
出力として得られる。Although the frequency of the output clock signal of the frequency multiplier of FIG. 2 shown is 2f 0, the same frequency multiplier to direct multiple stages,
For example, an output clock signal having a frequency of 2 n · f 0 can be obtained by connecting to n stages. If there is a deviation in the pulse duty at each stage, 50
%, The pulse duty of the final 2 n · f 0 clock is also 50%. Further, the frequency multiplier in each stage, or is not used a filter in the connection of the frequency multiplier, by changing the frequency f 0 of the input clock signal, without changing the any of the frequency multiplier arrangement, multiplication The obtained clock signal is obtained as an output.
以上，説明したように，本発明によれば，方形波パル
スの周波数逓倍器において，フィルタを用いずにその出
力クロック信号のパルスデューティを所定値とすること
ができるので，周波数逓倍器の多段接続が可能となり2n
逓倍を容易に実現でき，また，フィルタを用いないため
に逓倍できる周波数が１つに制限されず複数の周波数帯
域の逓倍が実現でき，通信器等の低コスト化，無調整化
に寄与するところが大きい。As described above, according to the present invention, in the frequency multiplier of the square wave pulse, the pulse duty of the output clock signal can be set to a predetermined value without using a filter. Becomes possible 2 n
Multiplication can be easily realized, and since a filter is not used, the frequency that can be multiplied is not limited to one and multiplication of a plurality of frequency bands can be realized, contributing to cost reduction and no adjustment of communication equipment. large.
第１図は本発明の原理構成図， 第２図は実施例構成図， 第３図は波形図， 第４図は従来技術説明図。 １は微分回路,2は全波整流回路,3は波形整形回路,4はパ
ルス幅検出回路,5はパルス幅制御回路,6はバンドパスフ
ィルタ,11は抵抗,12は可変容量,31はコンパレータ,41は
インバータ回路。FIG. 1 is a diagram illustrating the principle of the present invention, FIG. 2 is a diagram illustrating the configuration of the embodiment, FIG. 3 is a waveform diagram, and FIG. 1 is a differentiation circuit, 2 is a full-wave rectifier circuit, 3 is a waveform shaping circuit, 4 is a pulse width detection circuit, 5 is a pulse width control circuit, 6 is a bandpass filter, 11 is a resistor, 12 is a variable capacitor, and 31 is a comparator. And 41 are inverter circuits.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−89327（ＪＰ，Ａ) 特開 昭52−122453（ＪＰ，Ａ) 特開 昭62−169514（ＪＰ，Ａ) 実開 昭60−120499（ＪＰ，Ｕ) 実開 昭50−150249（ＪＰ，Ｕ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-57-89327 (JP, A) JP-A-52-122453 (JP, A) JP-A-62-169514 (JP, A) Jpn. 120499 (JP, U) Actually open 50-150249 (JP, U)
Claims (1)
微分する微分回路（１）と， 前記微分回路（１）の出力信号を全波整流して２倍の周
波数の三角波を生成する全波整流回路（２）と， 前記全波整流回路（２）の出力信号のレベルを基準電圧
のレベルと比較して波形整形した方形波パルスを形成し
て周波数逓倍した出力クロック信号とする波形整形回路
（３）と， 前記周波数逓倍した出力クロック信号のパルス幅を検出
するパルス幅検出回路（４）と， 前記検出結果に基づいて，前記出力クロック信号のパル
スデューティが所定の値となるように，前記微分回路
（１）の時定数を制御するパルス幅制御回路（５）とを
備えた ことを特徴とする周波数逓倍器。1. A differentiating circuit (1) for differentiating an input clock signal composed of a square wave pulse, and a full-wave rectifier for full-wave rectifying an output signal of the differentiating circuit (1) to generate a double-frequency triangular wave. A circuit (2) and a waveform shaping circuit (2) that compares the level of the output signal of the full-wave rectifier circuit (2) with the level of a reference voltage to form a square-wave pulse whose waveform has been shaped and that has an output clock signal that has been frequency-multiplied. 3), a pulse width detection circuit (4) for detecting a pulse width of the frequency-multiplied output clock signal, and a pulse width detection circuit for detecting a pulse duty of the output clock signal based on the detection result. A frequency multiplier comprising a pulse width control circuit (5) for controlling a time constant of the differentiating circuit (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179991A JP2601521B2 (en) | 1988-07-19 | 1988-07-19 | Frequency multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179991A JP2601521B2 (en) | 1988-07-19 | 1988-07-19 | Frequency multiplier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229114A JPH0229114A (en) | 1990-01-31 |
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Family
ID=16075551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179991A Expired - Lifetime JP2601521B2 (en) | 1988-07-19 | 1988-07-19 | Frequency multiplier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601521B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789327A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ten Ltd | Duty control type frequency multiplying circuit |
| JPS60120499U (en) * | 1984-01-25 | 1985-08-14 | 松下電工株式会社 | Variable duty ratio circuit for sound output circuit |
-
1988
- 1988-07-19 JP JP63179991A patent/JP2601521B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0229114A (en) | 1990-01-31 |
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