JP2594064Y2 - Ultra-high-speed tri-state driver circuit for IC test equipment input / output pin electronics card - Google Patents
Ultra-high-speed tri-state driver circuit for IC test equipment input / output pin electronics cardInfo
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- JP2594064Y2 JP2594064Y2 JP1992050291U JP5029192U JP2594064Y2 JP 2594064 Y2 JP2594064 Y2 JP 2594064Y2 JP 1992050291 U JP1992050291 U JP 1992050291U JP 5029192 U JP5029192 U JP 5029192U JP 2594064 Y2 JP2594064 Y2 JP 2594064Y2
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Description
【０００１】[0001]
【産業上の利用分野】この考案は、ＩＣ試験装置入出力
ピン・エレクトロニクス・カード用超高速トライステー
ト・ドライバ回路に関し、特にトライ・ステート時にお
いて終端抵抗終端するか或は高インピーダンス終端する
かを選択することができるＩＣ試験装置入出力ピン・エ
レクトロニクス・カード用超高速トライステート・ドラ
イバ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ultra-high-speed tri-state driver circuit for an input / output pin electronic card of an IC test apparatus, and particularly to whether to terminate a terminating resistor or a high impedance in a tri-state. The present invention relates to an ultra-high-speed tri-state driver circuit for selectable IC test equipment input / output pin electronics card.
【０００２】[0002]
【従来の技術】ＩＣ試験装置入出力ピン・エレクトロニ
クス・カード用ドライバ回路の従来例を図１（ａ）を参
照して説明する。このドライバ回路の従来例は、２個の
ＦＥＴ１および２より成る第１のＦＥＴの組を具備して
おり、ここで第１のＦＥＴの組の一方のＦＥＴ１のドレ
インは抵抗を介して定電圧源に接続すると共に他方のＦ
ＥＴ２のドレインは出力抵抗Ｒoutを介して定電圧源に
接続する一方、第１のＦＥＴの組のソースは共に第１の
定電流源Ｉ1 に接続している。2. Description of the Related Art A conventional example of a driver circuit for an input / output pin electronics card of an IC test apparatus will be described with reference to FIG. The conventional example of the driver circuit includes a first FET set including two FETs 1 and 2, wherein a drain of one FET 1 of the first FET set is connected to a constant voltage source via a resistor. And the other F
The drain of ET2 is connected through an output resistor Rout to a constant voltage source, while the sources of the first set of FETs are both connected to a first constant current source I1.
【０００３】そして、２個のＦＥＴ３および４より成る
第２のＦＥＴの組を具備し、第２のＦＥＴの組の一方の
ＦＥＴ３のドレインは第１のＦＥＴの組の他方のＦＥＴ
２のドレインに接続すると共に他方のＦＥＴ４のドレイ
ンは抵抗を介して定電圧源に接続する一方、第２のＦＥ
Ｔの組のソースは共に第２の定電流源Ｉ 2 に接続してい
る。A second set of FETs comprising two FETs 3 and 4 is provided, and the drain of one FET 3 of the second set of FETs is connected to the other FET of the first set of FETs.
2 and the drain of the other FET 4 is connected to a constant voltage source via a resistor, while the second FE
The sources of the set T are both the second constant current source I 2 Connected to
【０００４】更に、パターンＰＡＴは２入力オア回路２
０の一方の入力に供給されると共に切り替え信号ＤＲＥ
は第１の双極出力回路３０の入力に供給され、ここで２
入力オア回路２０の他方の入力に第１の双極出力回路３
０の反転出力を接続する一方、２入力オア回路２０の出
力は第２の双極出力回路４０の入力に接続し、第１の双
極出力回路３０の非反転出力を第３の双極出力回路５０
の入力に接続する信号回路を具備している。Further, the pattern PAT is a two-input OR circuit 2
0 and a switching signal DRE
Is supplied to the input of a first bipolar output circuit 30, where 2
A first bipolar output circuit 3 is connected to the other input of the input OR circuit 20.
0, while the output of the two-input OR circuit 20 is connected to the input of the second bipolar output circuit 40, and the non-inverted output of the first bipolar output circuit 30 is connected to the third bipolar output circuit 50.
And a signal circuit connected to the input.
【０００５】ここで、第２の双極出力回路４０の非反転
出力を第１のＦＥＴの組の一方のＦＥＴ１のゲートに接
続する一方、反転出力を第１のＦＥＴの組の他方のＦＥ
Ｔ２のゲートに接続している。そして、第３の双極出力
回路５０の非反転出力を第２のＦＥＴの組の他方のＦＥ
Ｔ４のゲートに接続する一方、反転出力を第２のＦＥＴ
の組の一方のＦＥＴ３のゲートに接続している。Here, the non-inverted output of the second bipolar output circuit 40 is connected to the gate of one FET 1 of the first set of FETs, while the inverted output is connected to the other FE of the first set of FETs.
It is connected to the gate of T2. Then, the non-inverted output of the third bipolar output circuit 50 is used as the other FE of the second set of FETs.
Connect the inverted output to the second FET while connecting to the gate of T4.
Is connected to the gate of one FET3.
【０００６】ここで、第１のＦＥＴの組の他方のＦＥＴ
２のドレインは、ＩＣ試験装置入出力ピン・エレクトロ
ニクス・カード用ドライバ回路の出力端としている。図
１（ａ）に示されるドライバ回路は、信号回路ＳＷをＰ
ＡＴ信号およびＤＲＥ信号により制御することにより電
界効果トランジスタ（ＦＥＴ）１ないしＦＥＴ４をオ
ン、オフ制御し、出力端電圧ＶOUT を図１（ｂ）に示さ
れる如くにすることができる。即ち、このドライバ回路
は、図１（ｂ）に示される如く、ドライバである出力端
電圧ＶOUT のレベルの高いＶHiの状態或は出力端電圧Ｖ
OUT のレベルの低いＶLou の状態と、ドライバからコン
パレータに切り替わった終端抵抗ＲOUT による出力端電
圧ＶOUT ＝ＶTT終端状態との間の切り替えをすることが
できる。Here, the other FET of the first set of FETs
The drain 2 is the output terminal of the driver circuit for the IC test apparatus input / output pin electronics card. The driver circuit shown in FIG. 1A connects the signal circuit SW to P
By controlling with the AT signal and the DRE signal, the field effect transistors (FET) 1 to FET 4 are turned on and off, and the output terminal voltage V OUT can be made as shown in FIG. 1B. That is, as shown in FIG. 1B, this driver circuit is in the state of V Hi where the level of the output terminal voltage V OUT as a driver is high or the output terminal voltage V OUT.
It is possible to switch between the state of V Lou where the level of OUT is low and the state of the output terminal voltage V OUT = VTT termination state due to the termination resistor R OUT switched from the driver to the comparator.
【０００７】[0007]
【考案が解決しようとする課題】しかし、このドライバ
回路は、終端抵抗ＲOUT を回路からはずすことができな
いために、この終端状態を終端抵抗ＲOUT による終端状
態のみしか実現することができず、この終端状態から高
インピーダンス終端状態とすることはできない。試験さ
れるべきＩＣに依っては高インピーダンス終端状態とす
る必要があるのであるが、このドライバ回路はこの様な
必要性に対処することはできない。However, in this driver circuit, since the terminating resistor R OUT cannot be removed from the circuit, this driver circuit cannot realize this terminating state only by the terminating resistor R OUT . It is not possible to change from this termination state to a high impedance termination state. Depending on the IC to be tested, it may be necessary to have a high impedance termination state, but this driver circuit cannot address such a need.
【０００８】この考案は、上述の通りの問題を解消した
ＩＣ試験装置入出力ピン・エレクトロニクス・カード用
超高速トライステート・ドライバ回路を提供する。The present invention provides an ultra-high-speed tri-state driver circuit for an IC test apparatus input / output pin electronics card which solves the above-mentioned problems.
【０００９】[0009]
【課題を解決するための手段】２個のＦＥＴ１、２より
成る第１のＦＥＴの組および２個のＦＥＴ９、１０より
成る解放用スイッチ回路を具備し、第１のＦＥＴの組の
一方のＦＥＴ１のドレインは抵抗を介して定電圧源ＶH
に接続すると共に他方のＦＥＴ２のドレインは出力抵抗
Ｒout および解放用スイッチ回路の一方のＦＥＴ９をこ
の順に介して定電圧源に接続する一方、第１のＦＥＴの
組のソースは共に第１の定電流源Ｉ1 に接続しており
２個のＦＥＴより成る第２のＦＥＴ３、４の組を具備
し、第２のＦＥＴの組の一方のＦＥＴ３のドレインは第
１のＦＥＴの組の他方のＦＥＴ２のドレインに接続する
と共に他方のＦＥＴ４のドレインは抵抗を介して定電圧
源に接続する一方、第２のＦＥＴの組のソースは共に第
２の定電流源Ｉ2 に接続しており、２個のＦＥＴ５、６
より成る第３のＦＥＴの組をも具備し、第３のＦＥＴの
組の一方のＦＥＴ５のドレインは解放用スイッチ回路の
一方のＦＥＴ９のゲートに直結すると共に抵抗Ｒ S を介
して他方のＦＥＴ１０のソースに接続する一方、他方の
ＦＥＴ６のドレインは抵抗を介して定電圧源Ｖ H に接続
し、パターンＰＡＴが印加されるパターン入力端Ｐａｔ
および切り替え信号ＤＲＥが印加される切り替え信号入
力端Ｄｒｅを有し、パターン入力端Ｐａｔは２入力オア
回路２０の一方の入力に接続されると共に切り替え信号
入力端Ｄｒｅは第１の双極出力回路３０の入力に接続さ
れ、２入力オア回路２０の他方の入力に第１の双極出力
回路３０の反転出力を接続する一方２入力オア回路２０
の出力は第２の双極出力回路４０の入力に接続し、第１
の双極出力回路３０の非反転出力を第３の双極出力回路
５０の入力に接続する信号回路を具備し、第２の双極出
力回路４０の出力を第１のＦＥＴの組のゲートに接続す
ると共に第３の双極出力回路５０の出力を第２のＦＥＴ
の組および第３のＦＥＴの組のゲートに接続し、第２の
ＦＥＴの組および第３のＦＥＴの組のソースに接続し、
終端動作モード切り替え信号が供給される終端動作モー
ド切り替え回路ＦＥＴ７、８、６０を具備し、これによ
り解放用スイッチ回路を制御し、第１のＦＥＴの組の他
方のＦＥＴ２のドレインに接続 する出力端Ｖout を具備
するＩＣ試験装置入出力ピン・エレクトロニクス・カー
ド用超高速トライステート・ドライバ回路を構成した。SUMMARY OF THE INVENTION A first set of FETs comprising two FETs 1, 2 and two FETs 9, 10
And a drain of one FET 1 of the first set of FETs is connected to a constant voltage source VH via a resistor.
And the drain of the other FET 2 connects the output resistor Rout and one of the FETs 9 of the release switch circuit to the constant voltage source in this order, while the sources of the first set of FETs both have the first constant current. Connected to source I1
A second set of FETs, comprising two FETs, wherein the drain of one FET3 of the second set of FETs is connected to the drain of the other FET2 of the first set of FETs and the other FET4; Are connected to a constant voltage source via a resistor, while the sources of the second set of FETs are both connected to a second constant current source I2, and the two FETs 5, 6
And a third set of FETs comprising:
The drain of one FET 5 of the set is connected to the release switch circuit.
Directly connected to the gate of one FET 9 and via a resistor R S
While connecting to the source of the other FET 10
The drain of the FET6 through a resistor connected to a constant voltage source V H
And a pattern input terminal Pat to which the pattern PAT is applied.
And a switching signal input to which a switching signal DRE is applied.
A pattern input terminal Pat is connected to one input of a two-input OR circuit 20 and a switching signal
The input terminal Dre is connected to the input of the first bipolar output circuit 30.
And the other input of the two-input OR circuit 20 is connected to the inverted output of the first bipolar output circuit 30.
Is connected to the input of a second bipolar output circuit 40,
The non-inverting output of the bipolar output circuit 30 comprises a signal circuit connected to the input of the third bipolar output circuit 50, output the second bipolar
The output of the power circuit 40 is connected to the gate of the first set of FETs.
And the output of the third bipolar output circuit 50 is connected to the second FET
And the gate of the third set of FETs ,
Connected to the sources of the set of FETs and the third set of FETs;
Comprising a termination operation mode switching circuit FET7,8,60 termination operation mode switching signal is supplied, thereby controlling the release switch circuit, an output terminal connected to the drain of the first FET set of other FET2 With Vout
An ultra-high-speed tri-state driver circuit for an IC test equipment input / output pin electronics card was constructed.
【００１０】[0010]
【実施例】この考案の第１の実施例を図２（ａ）を参照
して説明する。この考案のＩＣ試験装置入出力ピン・エ
レクトロニクス・カード用超高速トライステート・ドラ
イバ回路は、２個のＦＥＴ１および２より成る第１のＦ
ＥＴの組を具備しており、ここで第１のＦＥＴの組の一
方のＦＥＴ１のドレインは抵抗を介して定電圧源に接続
すると共に他方のＦＥＴ２のドレインは出力抵抗Ｒout
および解放用ＦＥＴ７をこの順に介して定電圧源に接続
する一方、第１のＦＥＴの組のソースは共に第１の定電
流源Ｉ1 に接続している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIG. The ultra-high-speed tri-state driver circuit for the IC test apparatus input / output pin electronics card of the present invention has a first F consisting of two FETs 1 and 2.
ET set, where the drain of one FET 1 of the first set of FETs is connected via a resistor to a constant voltage source and the drain of the other FET 2 is an output resistor R out
And the release FET 7 are connected in this order to a constant voltage source, while the sources of the first set of FETs are both connected to the first constant current source I1.
【００１１】そして、２個のＦＥＴ３および４より成る
第２のＦＥＴの組を具備し、第２のＦＥＴの組の一方の
ＦＥＴ３のドレインは第１のＦＥＴの組の他方のＦＥＴ
２のドレインに接続すると共に他方のＦＥＴ４のドレイ
ンは抵抗を介して定電圧源ＶH に接続する一方、第２の
ＦＥＴの組のソースは共に２個のＦＥＴ７および８より
成る第４のＦＥＴの組の一方のＦＥＴ８のドレインに接
続している。第４のＦＥＴの組は終端動作モード切り替
えをする差動スイッチを構成するものである。And a second set of FETs comprising two FETs 3 and 4, wherein the drain of one FET 3 of the second set of FETs is the other FET of the first set of FETs.
2 and the drain of the other FET 4 is connected through a resistor to a constant voltage source V H , while the source of the second set of FETs is the source of a fourth FET consisting of two FETs 7 and 8. It is connected to the drain of one FET 8 of the set. The fourth set of FETs constitutes a differential switch for switching the termination operation mode.
【００１２】また、２個のＦＥＴ５および６より成る第
３のＦＥＴの組をも具備しており、第３のＦＥＴの組の
一方のＦＥＴ５のドレインは２個のＦＥＴ９および１０
より成る第５のＦＥＴの組の一方のＦＥＴ９のゲートに
直結すると共に抵抗ＲS を介して他方のＦＥＴ１０のソ
ースに接続する一方、他方のＦＥＴ６のドレインは抵抗
を介して定電圧源ＶH に接続し、第３のＦＥＴの組のソ
ースは共に第４のＦＥＴの組の他方のＦＥＴ８のドレイ
ンに接続している。第４のＦＥＴの組のソースは共に第
２の定電流源Ｉ2 に接続している。ＦＥＴ１０のドレイ
ンは定電圧源に接続する一方そのゲートは第１のＦＥＴ
の組の他方のＦＥＴ２のドレインに接続している。第５
のＦＥＴの組は解放用スイッチ回路を構成するものであ
る。A third set of FETs comprising two FETs 5 and 6 is also provided, and the drain of one FET 5 of the third set of FETs is connected to two FETs 9 and 10
Of the fifth FET set, which is directly connected to the gate of one FET 9 and connected to the source of the other FET 10 via a resistor R S , while the drain of the other FET 6 is connected to a constant voltage source V H via a resistor. The source of the third set of FETs is connected to the drain of the other FET 8 of the fourth set of FETs. The sources of the fourth set of FETs are both connected to a second constant current source I2. The drain of FET 10 is connected to a constant voltage source while its gate is connected to the first FET.
Is connected to the drain of the other FET2. Fifth
The set of FETs constitutes a release switch circuit.
You .
【００１３】更に、パターンＰＡＴが印加されるパター
ン入力端Ｐａｔは２入力オア回路２０の一方の入力に接
続されると共に切り替え信号ＤＲＥが印加される切り替
え信号入力端Ｄｒｅは第１の双極出力回路３０の入力に
接続され、ここで２入力オア回路２０の他方の入力に第
１の双極出力回路３０の反転出力を接続する一方、２入
力オア回路２０の出力は第２の双極出力回路４０の入力
に接続し、第１の双極出力回路３０の非反転出力を第３
の双極出力回路５０の入力に接続する信号回路を具備し
ている。Further, a pattern to which a pattern PAT is applied
Down input Pat are tangent to one input of a two input OR circuit 20
It switches the switching signal DRE is applied together with the continued
The signal input terminal Dre is connected to the input of the first bipolar output circuit 30.
Connected , where the other input of the two-input OR circuit 20 is connected to the inverted output of the first bipolar output circuit 30, while the output of the two-input OR circuit 20 is connected to the input of the second bipolar output circuit 40. , The non-inverted output of the first bipolar output circuit 30 to the third
And a signal circuit connected to the input of the bipolar output circuit 50.
【００１４】また、動作モード切り替え信号が供給され
る動作モード切り替え用双極出力回路６０を具備してい
る。ここで、第２の双極出力回路４０の非反転出力を第
１のＦＥＴの組の一方のＦＥＴ１のゲートに接続する一
方、反転出力を第１のＦＥＴの組の他方のＦＥＴ２のゲ
ートに接続している。そして、第３の双極出力回路５０
の非反転出力を第２のＦＥＴの組の他方のＦＥＴ４のゲ
ートおよび第３のＦＥＴの組の他方のＦＥＴ６のゲート
に接続する一方、反転出力を第２のＦＥＴの組の一方の
ＦＥＴ３のゲートおよび第３のＦＥＴの組の一方のＦＥ
Ｔ５のゲートに接続している。An operation mode switching bipolar output circuit 60 to which an operation mode switching signal is supplied is provided. Here, the non-inverted output of the second bipolar output circuit 40 is connected to the gate of one FET1 of the first set of FETs, while the inverted output is connected to the gate of the other FET2 of the first set of FETs. ing. Then, the third bipolar output circuit 50
Is connected to the gate of the other FET 4 of the second set of FETs and the gate of the other FET 6 of the third set of FETs. And one FE of the third set of FETs
Connected to the gate of T5.
【００１５】終端動作モード切り替え用双極出力回路６
０の非反転出力は第４のＦＥＴの組の他方のＦＥＴ８の
ゲートに接続する一方、反転出力は第４のＦＥＴの組の
一方のＦＥＴ７のゲートに接続している。第１のＦＥＴ
の組の他方のＦＥＴ２のドレインは、これをＩＣ試験装
置入出力ピン・エレクトロニクス・カード用超高速トラ
イステート・ドライバ回路の出力端Ｖｏｕｔに接続して
いる。Bipolar output circuit 6 for switching terminal operation mode
Non-inverted output of the zero while connected to the gate of the fourth set of the FET of the other FET 8, the inverting output is connected to the gate of the fourth of the FET pairs of one FET 7. First FET
The drain of the other FET 2 of the set is connected to the output terminal Vout of the ultra-high-speed tri-state driver circuit for the IC tester input / output pin electronics card.
I have .
【００１６】次ぎに、この超高速トライステート・ドラ
イバ回路の動作について説明する。この超高速トライス
テート・ドライバ回路をドライバにするか或はコンパレ
ータとするかはＤＲＥ信号により切り替えることができ
る。そして、終端動作モードの切り替えをするには、差
動スイッチを構成する第４のＦＥＴの組のＦＥＴ７およ
びＦＥＴ８を終端動作モード切り替え信号によりオン、
オフ制御する。Next, the operation of the ultrahigh-speed tristate driver circuit will be described. Whether the ultrahigh-speed tristate driver circuit is used as a driver or a comparator can be switched by the DRE signal. On Then, to the switching of the termination operation mode, the fourth set of the FET of FET7 Oyo <br/> beauty FET8 included in the differential switch by terminating operation mode switching signal,
Control off.
【００１７】 第１ 従来と同一の動作モード（ＶTT終端動作モード）ＦＥＴ７ をオン、ＦＥＴ８をオフにする。ＦＥＴ９のゲ
ート電圧は、ＦＥＴ５がオフであるのでＦＥＴ１０に通
電されないところから、ＶH になる。この場合、ＦＥＴ
９はオンになり、Ｒout はレベルの高いＶH に接続す
る。[0017] The first conventional same operation mode (V TT termination operation mode) FET 7 on and off the FET 8. The gate voltage of the FET 9 becomes V H because the FET 5 is off and the FET 10 is not energized. In this case, FET
9 turns on and R out connects to the higher level V H.
【００１８】 第２ Ｈi Z 終端動作モード（解放動作モード）ＦＥＴ７ をオフ、ＦＥＴ８をオンにする。 （ａ） ドライバ・イネーブル（ＤＲＥ＝Ｈi ） ＦＥＴ６はオン、ＦＥＴ５はオフであるので、ＦＥＴ９
はゲートがＶH になるのでオンとなる。Second Hi Z Termination Operation Mode ( Release Operation Mode ) The FET 7 is turned off and the FET 8 is turned on. (A) Driver enable (DRE = H i ) Since FET 6 is on and FET 5 is off, FET 9
It turned on because the gate is V H is.
【００１９】 （ｂ） ドライバ・ディスエイブル（ＤＲＥ＝Ｌou） ＦＥＴ６はオフ、ＦＥＴ５はオンになり、ＦＥＴ１０は
オンになる。ここで、 Ｖout −ＶGS（ＦＥＴ１０）−ＲS ・Ｉ2 ＝ＦＥＴ９の
ゲート電圧である。従って、 ＶGS（ＦＥＴ９）＝Ｖout −（Ｖout −ＶGS（ＦＥＴ１０）−ＲS ・Ｉ2 ） ＝Ｖout −ＦＥＴ９のゲート電圧 ＝ＶGS（ＦＥＴ10）＋ＲS ・Ｉ2 である。ここで、 ＶGS（ＦＥＴ９）≧ＶTH（ターン・オフ電圧） のとき、ＦＥＴ９はオフとなる（このとき、当然ＦＥＴ
２およびＦＥＴ３は共にオフである）。ＦＥＴ９がオフ
となったことにより、Ｈi-Z 終端動作モード（解放モー
ド）が実現したことになる。(B) Driver Disable (DRE = L ou ) FET 6 is turned off, FET 5 is turned on, and FET 10 is turned on. Here, V out −V GS (FET 10) −R S · I 2 = gate voltage of FET 9 . Therefore, V GS ( FET 9 ) = V out − (V out −V GS (FET 10) −R S · I 2 ) = V out −gate voltage of FET 9 = V GS (FET 10) + R S · I 2 . Here, when V GS ( FET 9 ) ≧ V TH (turn-off voltage), FET 9 is turned off (at this time, naturally, FET
2 and FET3 are both off). When the FET 9 is turned off, the HiZ termination operation mode (release mode) is realized.
【００２０】この超高速トライステート・ドライバ回路
について、第１の従来と同一の動作モード（ＶTT終端動
作モード）および第２のＨi-Z 終端動作モード（解放動
作モ ード）の電圧波形は図２（ｂ）に示される様にな
る。この考案は図３に示される如くに実施することがで
きる。この第２の実施例においては、ＦＥＴ１１および
ＦＥＴ１２と終端動作モード切り替え用双極出力回路６
０とが終端動作モード切り替え回路を構成しており、第
１の実施例の第４のＦＥＴの組と動作モード切り替え用
双極出力回路６０より成る終端動作モード切り替え回路
に相当する。[0020] This ultrafast tristate driver circuit, a first conventional same operation mode (V TT termination operation mode) and the second H iZ termination operation mode (release kinetic
Sakumo voltage waveform over de) is as shown as shown in FIG. 2 (b). This invention can be implemented as shown in FIG. In the second embodiment, the FET 11 and the FET 12 and the termination operation mode switching bipolar output circuit 6
0 constitutes a termination operation mode switching circuit .
Fourth FET Set and Working Mode Switching of First Embodiment
Termination operation mode switching circuit comprising bipolar output circuit 60
Is equivalent to
【００２１】この実施例の動作は下記の通りである。 第１ 従来と同一の動作モード（ＶTT終端動作モード） ＦＥＴ１１をオン、ＦＥＴ１２をオフにする。 ＦＥＴ１０に通電されず、ＦＥＴ９はゲート電圧がＶH
になるのでオンとなる FET1 FET2 FET13 FET14 Ｖout （ａ） オン オフ オフ オン ＶH （ｂ） オフ オン オフ オン ＶH −Ｒout ・Ｉ1 ＝ＶLou （ｃ） オン オフ オン オフ ＶH −Ｒout ・Ｉ2 ＝ＶTT 第２ Ｈi-Z 終端動作モード ＦＥＴ１１・・・オフ ＦＥＴ１２・・・オンにす
る。The operation of this embodiment is as follows. The first conventional same operation mode (V TT termination operation mode) FET 11 on and off the FET 12. FET 10 is not energized and FET 9 has a gate voltage of V H
FET1 FET2 FET13 FET14 V out (a) ON OFF OFF ON V H (b) OFF ON OFF ON V H -R out · I 1 = V Lou (c) ON OFF ON OFF V H -R out · I 2 = V TT 2nd HiZ termination operation mode FET11 ... off FET12 ... on
【００２２】ＦＥＴ１０に通電され、ＦＥＴ９はオフと
なる。 FET1 FET2 FET13 FET14 Ｖout （ａ） オン オフ オフ オン ＶH （ｂ） オフ オン オフ オン ＶH −Ｒout ・Ｉ1 ＝ＶLou （ｃ） オン オフ オン オフ 解放The power is supplied to the FET 10, and the FET 9 is turned off. FET1 FET2 FET13 FET14 V out (a) ON OFF OFF ON V H (b) OFF ON OFF ON V H -R out・ I 1 = V Lou (c) ON OFF ON OFF OFF
【００２３】[0023]
【考案の効果】以上の通りであって、この考案のＩＣ試
験装置入出力ピン・エレクトロニクス・カード用超高速
トライステート・ドライバ回路は、ドライバからコンパ
レータに切り替わり、トライステート状態になるとき
に、終端状態を終端抵抗ＲOUTによる終端状態とするか
或は終端抵抗Ｒout には依らない高インピーダンス終端
状態とするかを選択することができる。この場合、トラ
イステート状態の場合の電流源は、終端抵抗による終端
状態および高インピーダンス終端状態の何れの場合も共
通の定電流源Ｉ2 を使用する回路構成とされており、そ
の結果各別の定電流源を具備しなければならない煩雑さ
が省かれと共に、回路の消費電力の増加も生じない。As described above, the ultra-high-speed tri-state driver circuit for the IC test apparatus input / output pin electronics card of the present invention switches from the driver to the comparator and terminates when the tri-state is reached. state can be selected whether a high impedance termination state does not depend on whether or termination resistor R out and termination state by terminating resistor ROUT. In this case, the current source in the tri-state state has a circuit configuration using a common constant current source I 2 in both the termination state by the terminating resistor and the high impedance termination state. The complexity of having to provide a constant current source is omitted, and the power consumption of the circuit does not increase.
【図１】ＩＣ試験装置入出力ピン・エレクトロニクス・
カード用ドライバ回路の従来例を示す図であり、図１
（ａ）はその回路を示し、図１（ｂ）は入出力電圧波形
を示す。Fig. 1 IC test equipment input / output pin electronics
1 is a diagram showing a conventional example of a card driver circuit, and FIG.
1A shows the circuit, and FIG. 1B shows input / output voltage waveforms.
【図２】この発明の実施例を示す図であり、図１（ａ）
はその回路を示し、図１（ｂ）は入出力電圧波形を示
す。FIG. 2 is a diagram showing an embodiment of the present invention, and FIG.
1 shows the circuit, and FIG. 1B shows an input / output voltage waveform.
【図３】この発明の他の実施例を示す図である。FIG. 3 is a diagram showing another embodiment of the present invention.
ＶH 定電圧源 Ｒout 出力抵抗 Ｉ1 第１の定電流源 Ｉ2 第２の定電流源 ＰＡＴ パターン ＤＲＥ 切り替え信号 ２０ ２入力オア回路 ３０ 第１の双極出力回路 ４０ 第２の双極出力回路 ５０ 第３の双極出力回路V H constant voltage source R out output resistance I 1 first constant current source I 2 second constant current source PAT pattern DRE switching signal 20 2-input OR circuit 30 first bipolar output circuit 40 second bipolar output circuit 50 Third bipolar output circuit
Claims (1)
および２個のＦＥＴより成る解放用スイッチ回路を具備
し、第１のＦＥＴの組の一方のＦＥＴのドレインは抵抗
を介して定電圧源に接続すると共に他方のＦＥＴのドレ
インは出力抵抗および解放用スイッチ回路の一方のＦＥ
Ｔをこの順に介して定電圧源に接続する一方、第１のＦ
ＥＴの組のソースは共に第１の定電流源に接続しており
２個のＦＥＴより成る第２のＦＥＴの組を具備し、第
２のＦＥＴの組の一方のＦＥＴのドレインは第１のＦＥ
Ｔの組の他方のＦＥＴのドレインに接続すると共に他方
のＦＥＴのドレインは抵抗を介して定電圧源に接続する
一方、第２のＦＥＴの組のソースは共に第２の定電流源
に接続しており、２個のＦＥＴより成る第３のＦＥＴの組をも具備し、第
３のＦＥＴの組の一方のＦＥＴのドレインは解放用スイ
ッチ回路の一方のＦＥＴのゲートに直結すると共に抵抗
を介して他方のＦＥＴのソースに接続する一方、他方の
ＦＥＴのドレインは抵抗を介して定電圧源に接続し 、パターンが印加されるパターン入力端および切り替え信
号が印加される切り替え信号入力端を有し、パターン入
力端 は２入力オア回路の一方の入力に接続されると共に
切り替え信号入力端は第１の双極出力回路の入力に接続
され、２入力オア回路の他方の入力に第１の双極出力回
路の反転出力を接続する一方２入力オア回路の出力は第
２の双極出力回路の入力に接続し、第１の双極出力回路
の非反転出力を第３の双極出力回路の入力に接続する信
号回路を具備し、第２の双極出力回路の出力を第１のＦＥＴの組のゲート
に接続すると共に第３の双極出力回路の出力を第２のＦ
ＥＴの組および第３のＦＥＴの組のゲートに接続し 、第２のＦＥＴの組および第３のＦＥＴの組のソースに接
続し、 終端動作モード切り替え信号が供給される終端動
作モード切り替え回路を具備し、これにより解放用スイ
ッチ回路を制御し、 第１のＦＥＴの組の他方のＦＥＴのドレインに接続する
出力端を具備することを特徴とするＩＣ試験装置入出力
ピン・エレクトロニクス・カード用超高速トライステー
ト・ドライバ回路。A first set of FETs comprising two FETs and a release switch circuit comprising two FETs, wherein the drain of one FET of the first set of FETs is fixed via a resistor. Connected to the voltage source, the drain of the other FET is connected to the output resistance and one of the FEs of the release switch circuit.
T in this order to the constant voltage source while the first F
The sources of the set of ETs are both connected to a first constant current source and comprise a second set of two FETs, the drain of one FET of the second set of FETs being the first set of FETs. FE
The source of the second set of FETs is connected to a second constant current source, while the drain of the other set of FETs is connected to the drain of the other FET and the drain of the other FET is connected to a constant voltage source via a resistor. And a third set of FETs comprising two FETs.
The drain of one FET of the set of three FETs is a release switch.
Connected directly to the gate of one FET
Connected to the source of the other FET via
The drain of the FET is connected to a constant voltage source via a resistor, and the pattern input terminal to which the pattern is applied and the switching signal
Signal input terminal to which the
Power terminal is switching signal input terminal is connected to one input of a two input OR circuit connected to the input of the first bipolar output circuit
And the other input of the two-input OR circuit is connected to the inverted output of the first bipolar output circuit, while the output of the two-input OR circuit is connected to the input of the second bipolar output circuit and the output of the first bipolar output circuit is connected. A signal circuit for connecting the non-inverted output to an input of a third bipolar output circuit, the output of the second bipolar output circuit being gated to a first set of FETs.
And the output of the third bipolar output circuit to the second F
Connected to the gates of the set of ETs and the third set of FETs, and to the sources of the sets of second and third sets of FETs.
Continued, and provided with a termination operation mode switching circuit terminating operation mode switching signal is supplied, thereby Sui for releasing
Switch to connect to the drain of the other FET in the first set of FETs.
An ultra-high-speed tri-state driver circuit for an input / output pin electronics card of an IC test device , comprising an output terminal .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992050291U JP2594064Y2 (en) | 1992-07-17 | 1992-07-17 | Ultra-high-speed tri-state driver circuit for IC test equipment input / output pin electronics card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992050291U JP2594064Y2 (en) | 1992-07-17 | 1992-07-17 | Ultra-high-speed tri-state driver circuit for IC test equipment input / output pin electronics card |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0622976U JPH0622976U (en) | 1994-03-25 |
| JP2594064Y2 true JP2594064Y2 (en) | 1999-04-19 |
Family
ID=12854811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992050291U Expired - Fee Related JP2594064Y2 (en) | 1992-07-17 | 1992-07-17 | Ultra-high-speed tri-state driver circuit for IC test equipment input / output pin electronics card |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594064Y2 (en) |
-
1992
- 1992-07-17 JP JP1992050291U patent/JP2594064Y2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622976U (en) | 1994-03-25 |
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