JP2580230B2 - Output circuit in integrated circuit device - Google Patents
Output circuit in integrated circuit deviceInfo
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Description
【発明の詳細な説明】 〔概要〕 集積回路装置における出力回路に関し、 伝搬遅延時間を長くせずに出力ノイズを低減させるこ
とを目的とし、 半導体回路装置の出力側に取付けた出力回路におい
て、上記半導体回路装置内の信号を入力する初段インバ
ータを設けるとともに、該初段インバータの出力信号を
受ける最終段インバータを並列に複数接続し、該複数の
最終段インバータのうちの少なくとも１つの入力側に、
抵抗を介在して構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to an output circuit mounted on an output side of a semiconductor circuit device for reducing output noise without increasing propagation delay time. A first-stage inverter for inputting a signal in the semiconductor circuit device is provided, and a plurality of final-stage inverters receiving an output signal of the first-stage inverter are connected in parallel, and at least one input side of the plurality of final-stage inverters is
It is configured with a resistor in between.
本発明は、集積回路装置における出力回路に関する。 The present invention relates to an output circuit in an integrated circuit device.
CMOS集積回路装置においては、例えば第５図に見られ
るように、外部負荷を駆動するためにインバータａ、ｂ
を直列に２段接続した出力回路ｃが出力端に接続されて
いる。In a CMOS integrated circuit device, as shown in FIG. 5, for example, inverters a and b are used to drive an external load.
Are connected in series at two stages, and the output circuit c is connected to the output terminal.
この出力回路ｃは、集積回路装置内に複数取付けら
れ、共通の電源ラインｄに接続して駆動するように構成
されている。A plurality of the output circuits c are mounted in the integrated circuit device, and are configured to be driven by being connected to a common power supply line d.
近年、データバスのビット数の増加にともない出力回
路ｃの数も増加しているため、電源ラインｄに流れる電
流が大きくなり、電源ラインｄに含まれる等価インダク
タンスＬや抵抗Ｒの影響を無視できなくなってきてい
る。In recent years, the number of output circuits c has increased along with the increase in the number of bits of the data bus, so the current flowing through the power supply line d has increased, and the effects of the equivalent inductance L and the resistance R included in the power supply line d can be ignored. It's gone.
即ち、複数の出力回路ｃに入力する信号が同時にロウ
レベルに変化した場合に、電源ラインｄには、第６図
（ａ）に示すように立上りの急峻な電流Ｉが流れる。That is, when the signals input to the plurality of output circuits c change to the low level at the same time, a current I having a sharp rise flows through the power supply line d as shown in FIG. 6 (a).
したがって、この電流の立上がりの際に、電源ライン
ｄの電圧にインダクタンスＬによる振動が生じ 最終段のインバータｂの出力端子ｆ・接地ラインｅ間の
電圧に、第６図（ｂ）に示すようなノイズが発生する。Therefore, when this current rises, the voltage of the power supply line d vibrates due to the inductance L. Noise as shown in FIG. 6B is generated in the voltage between the output terminal f and the ground line e of the inverter b at the last stage.
このため、CMOS集積回路装置内部に設けたフリップ・
フロップ回路等が誤動作するといった問題がある。For this reason, flip-flops provided inside CMOS integrated circuit devices
There is a problem that a flop circuit or the like malfunctions.
この問題を解決するため、第７図に示したように、初
段のインバータａから最終段のインバータｂに出力する
信号線ｇに抵抗ｈを介在させ、初段インバータの出力電
流Ｉを第８図に示すように小さくして立上りを緩やかに
し、等価インダクタンスＬによるノイズを低減するよう
にしている。In order to solve this problem, as shown in FIG. 7, a resistor h is interposed in a signal line g for output from the first-stage inverter a to the last-stage inverter b, and the output current I of the first-stage inverter is shown in FIG. As shown in the figure, the rise is made gradual, and the noise due to the equivalent inductance L is reduced.
しかし、上記したような手段により初段のインバータ
ａの出力電流Ｉを小さくすると、最終段のインバータｂ
の出力電圧の伝搬遅延時間が長くなるため、スイッチン
グ速度が遅くなるといった問題がある。However, when the output current I of the first-stage inverter a is reduced by the above-described means, the last-stage inverter b
However, there is a problem that the switching speed becomes slow because the propagation delay time of the output voltage becomes long.
本発明は、このような問題に鑑みてなされたものであ
って、伝搬遅延時間を長くせずに出力ノイズを低減する
ことができる集積回路装置における出力回路を提供する
ことを目的とする。The present invention has been made in view of such a problem, and an object of the present invention is to provide an output circuit in an integrated circuit device that can reduce output noise without extending a propagation delay time.
上記目的は、半導体回路装置の出力側に取付けた出力
回路１において、上記半導体回路装置内の信号を入力す
る初段インバータ２を設けるとともに、該初段インバー
タ２の出力信号を受ける最終段インバータ４、５を並列
に複数接続する一方、該複数の最終段インバータ４、５
のうちの少なくとも１つの入力側に、抵抗７を介在した
ことを特徴とする集積回路装置における出力回路によっ
て達成される。An object of the present invention is to provide an output circuit 1 attached to the output side of a semiconductor circuit device, comprising a first-stage inverter 2 for inputting a signal in the semiconductor circuit device, Are connected in parallel while the plurality of final-stage inverters 4, 5 are connected.
And an output circuit in the integrated circuit device, characterized in that a resistor 7 is interposed on at least one input side of the integrated circuit device.
即ち本発明は、初段インバータ２に入力する信号がハ
イ（Ｈ）レベルからロウ（Ｌ）レベルに変化すると、初
段インバータ２の出力電圧はＨレベルとなる。That is, according to the present invention, when the signal input to the first-stage inverter 2 changes from the high (H) level to the low (L) level, the output voltage of the first-stage inverter 2 goes to the H level.
従って、複数の最終段インバータ４、５の入力側に
は、ゲート・ソース間容量を充電するための電流が流れ
る。Therefore, a current for charging the gate-source capacitance flows on the input side of the plurality of final-stage inverters 4 and 5.
この際、入力側に抵抗７を取付けたインバータ５に
は、立上がりの緩やかな電流が流れる一方、残りのイン
バータ４には、立上がりの急峻な電流が流れる。At this time, a slowly rising current flows through the inverter 5 having the resistor 7 attached to the input side, while a sharply rising current flows through the remaining inverters 4.
このため、初段インバータ２から出力される電流は、
並列に接続した複数の最終段インバータ４、５の入力電
流値を加えた大きさになり、第２図に示すような変化の
緩やかな波形となる。Therefore, the current output from the first-stage inverter 2 is
The magnitude is the sum of the input current values of the plurality of final-stage inverters 4 and 5 connected in parallel, and the waveform has a gradual change as shown in FIG.
これにより、出力回路１に接続した電源ラインに流れ
る電流の大きさも低減され、この電源ラインと接地ライ
ンに含まれるインダクタンスによって発生するノイズは
低減される。Thereby, the magnitude of the current flowing through the power supply line connected to the output circuit 1 is also reduced, and the noise generated by the inductance included in the power supply line and the ground line is reduced.
（ａ）一実施例の説明 第１図は、本発明の一実施例を示すものであって、図
中符号１は、図示しないMOS半導体回路装置の出力端に
設けられた出力回路で、１つのインバータ２よりなる初
段回路３と、２つのインバータ４、５を並列に接続した
最終段回路６とから構成され、また、最終段回路６にお
ける一方のインバータ５の入力端には、抵抗７が取付け
られている。(A) Description of one embodiment FIG. 1 shows one embodiment of the present invention, wherein reference numeral 1 denotes an output circuit provided at an output terminal of a MOS semiconductor circuit device (not shown). A first-stage circuit 3 including two inverters 2 and a last-stage circuit 6 in which two inverters 4 and 5 are connected in parallel. A resistor 7 is provided at an input terminal of one of the inverters 5 in the last-stage circuit 6. Installed.
上記した初段回路３のインバータ２は、MOS半導体回
路装置の内部からデータ信号を入力し、また、最終段回
路６のインバータ４、５は、初段回路３の出力信号を受
けるように接続されている。The inverter 2 of the first-stage circuit 3 inputs a data signal from inside the MOS semiconductor circuit device, and the inverters 4 and 5 of the last-stage circuit 6 are connected to receive the output signal of the first-stage circuit 3. .
上記した３つのインバータ２、４、５は、PMOSトラン
ジスタ８（8a〜8c）のソースを電源ライン10に接続する
とともに、そのドレインを、NMOSトランジスタ９（9a〜
9c）を介して接地ライン11に接続したものであり、各々
のトランジスタ８、９のゲートGn、Gpは互いに短絡され
ている。In the three inverters 2, 4, and 5, the sources of the PMOS transistors 8 (8a to 8c) are connected to the power supply line 10, and the drains are connected to the NMOS transistors 9 (9a to 9c).
The gates Gn and Gp of each of the transistors 8 and 9 are short-circuited to each other via the ground line 11 via 9c).
また、これらのインバータ２、４、５の出力信号は、
PMOSトランジスタ８のドレインから出力すように接続さ
れている。さらに、最終段回路６においては、２つのイ
ンバータ２、４の出力端が短絡され、出力ピン12に合成
電圧が印加するようになっている。The output signals of these inverters 2, 4, 5 are
It is connected so as to output from the drain of the PMOS transistor 8. Further, in the final stage circuit 6, the output terminals of the two inverters 2 and 4 are short-circuited, and a composite voltage is applied to the output pin 12.
なお、図中符号13は、電源ライン10と接地ライン11に
取付けたピン、14は出力回路１に接続する外部負荷の等
価容量を示している。In the drawing, reference numeral 13 denotes a pin attached to the power supply line 10 and the ground line 11, and reference numeral 14 denotes an equivalent capacitance of an external load connected to the output circuit 1.
次に、本発明の動作について説明する。 Next, the operation of the present invention will be described.
上記した実施例において、初段回路３のインバータ２
に入力する信号がハイレベル（Ｈレベル）からロウレベ
ル（Ｌレベル）に変化すると、NMOSトランジスタ9aがオ
フし、PMOSトランジスタ8aがオンするため、初段回路３
の出力はＨレベルの電圧となる。In the above embodiment, the inverter 2 of the first stage circuit 3
When the signal inputted to the first stage circuit 3 changes from a high level (H level) to a low level (L level), the NMOS transistor 9a turns off and the PMOS transistor 8a turns on.
Is an H level voltage.
従って、最終段回路１には、インバータ４、５を構成
するNMOSトランジスタ9b、9cのゲート・ソース間の容量
を充電するゲート電流が、初段回路３のインバータ２か
ら分岐して流れる。Therefore, the gate current for charging the capacitance between the gate and the source of the NMOS transistors 9b and 9c constituting the inverters 4 and 5 branches and flows from the inverter 2 of the first stage circuit 3 to the final stage circuit 1.
この際、抵抗を接続していない一方のインバータに
は、第２図Ｉに示したような急峻なゲート電流が流れる
が、入力側に抵抗７を接続した他方のインバータ５に流
れるゲート電流は、同図IIに示すように値が小さく、し
かも立上がりの緩やかものとなる。At this time, a steep gate current as shown in FIG. 2 flows to one inverter to which no resistor is connected, but a gate current to the other inverter 5 to which the resistor 7 is connected on the input side is: As shown in FIG. II, the value is small and the rise is gradual.
このため、初段回路３から出力される電流は、最終段
回路６内に２つのインバータ４、５のゲート電流値を加
算した大きさになり、第２図IIIに示すように、波高値
を変えずに変化の緩やかな電流波形とすることができる
ため、電源ライン10と接地ライン11に含まれる等価イン
ダクタンスＬによる電圧への影響（ｖ＝L di/dt）が抑
制される。Therefore, the current output from the first-stage circuit 3 has a magnitude obtained by adding the gate current values of the two inverters 4 and 5 in the last-stage circuit 6, and the peak value is changed as shown in FIG. Thus, the current waveform can be changed slowly, so that the effect (v = L di / dt) on the voltage due to the equivalent inductance L included in the power supply line 10 and the ground line 11 is suppressed.
この結果、電源ライン10、接地ライン11に生じるノイ
ズを低減することができる。As a result, noise generated in the power supply line 10 and the ground line 11 can be reduced.
次に、第１表に示した条件で上記した出力回路１を構
成すると、出力段回路を単一のインバータだけで構成し
た場合（第５図）に比べて、伝搬遅延時間には変化がほ
とんどみられず、電圧ノイズは20％程度減少した。 Next, when the above-described output circuit 1 is configured under the conditions shown in Table 1, the change in the propagation delay time is almost the same as when the output stage circuit is configured with only a single inverter (FIG. 5). Not seen, the voltage noise was reduced by about 20%.
（ｂ）他の実施例の説明 上記した実施例においては、最終段回路６内に取付け
た抵抗７を固定抵抗として示したが、第３図に見られる
ように、トランジスタ15のソースとドレインをインバー
タ５の入力側に介在して抵抗として使用することができ
る。この場合、トランジスタ15のゲートを外部端子16に
引出してゲート電圧を変えることにより、抵抗値を所望
の大きさにすることもできる。(B) Description of Another Embodiment In the above-described embodiment, the resistor 7 mounted in the final stage circuit 6 is shown as a fixed resistor. However, as shown in FIG. It can be used as a resistor by being interposed on the input side of the inverter 5. In this case, by drawing the gate of the transistor 15 to the external terminal 16 and changing the gate voltage, the resistance value can be set to a desired value.
また、上記した実施例では、最終段回路６を２つのイ
ンバータ４、５により構成したが、第４図に示すよう
に、それ以上の数のインバータ201〜20nを並列に取付け
るとともに、インバータ202〜20nの入力側に取付ける抵
抗302〜30nの値をそれぞれ違えることにより、最終段回
路６の入力電流波形、即ち入力段回路３のインバータ２
の出力電流波形を調整して、電源ライン10と接地ライン
11の等価インダクタンスＬによるノイズを最も低い値と
することができる。Further, in the embodiment described above, the final stage circuit 6 is constituted by two inverters 4, 5, as shown in FIG. 4, it is attached to more number of inverters 20 1 ～20N in parallel, inverter 20 By changing the values of the resistors 302 to 30n attached to the input sides of 2 to 20n, the input current waveform of the final stage circuit 6, that is, the inverter 2 of the input stage circuit 3,
Adjust the output current waveform of the power line 10 and the ground line
The noise due to the equivalent inductance L of 11 can be set to the lowest value.
以上述べたように本発明によれば、最終段のインバー
タを並列に複数接続するとともに、この複数の最終段イ
ンバータのうちの少なくとも１つの入力側に抵抗を介在
させたので、初段インバータの出力電流の波高値を小さ
くしないで変化の緩やかな波形とすることができるた
め、電源ラインと接地ラインに含まれる等価インダクタ
ンスによる電圧への影響を抑制して、ノイズを低減する
ことができる。As described above, according to the present invention, a plurality of final-stage inverters are connected in parallel, and a resistor is interposed on at least one input side of the plurality of final-stage inverters. Can be changed to a waveform having a gradual change without reducing the peak value of the signal, the influence of the equivalent inductance included in the power supply line and the ground line on the voltage can be suppressed, and the noise can be reduced.
第１図は、本発明の一実施例を示す回路図、 第２図は、本発明の一実施例における電流波形図、 第３図は、本発明の第２の実施例を示す回路図、 第４図は、本発明の第３の実施例を示す回路図、 第５図は、第１の従来例を示す回路図、 第６図は、第１の従来例を示す回路図における電流、電
圧の波形図、 第７図は、第２の従来例を示す回路図、 第８図は、第２の従来例を示す回路図における電流波形
図である。 （符号の説明） １……出力回路、２……インバータ、３……初段回路、
４、５……インバータ、６……最終段回路、７……抵
抗、８……PMOSトランジスタ、９……NMOSトランジス
タ、10……電源ライン、11……接地ライン。FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is a current waveform diagram in one embodiment of the present invention, FIG. 3 is a circuit diagram showing a second embodiment of the present invention, FIG. 4 is a circuit diagram showing a third embodiment of the present invention, FIG. 5 is a circuit diagram showing a first conventional example, and FIG. 6 is a circuit diagram showing a first conventional example. FIG. 7 is a circuit diagram showing a second conventional example, and FIG. 8 is a current waveform diagram in a circuit diagram showing the second conventional example. (Explanation of reference numerals) 1... Output circuit, 2... Inverter, 3.
4, 5 ... inverter, 6 ... final circuit, 7 ... resistor, 8 ... PMOS transistor, 9 ... NMOS transistor, 10 ... power supply line, 11 ... ground line.
Claims (1)
路（１）において、 上記半導体回路装置内の信号を入力する初段インバータ
（２）を設けるとともに、 該初段インバータ（２）の出力信号を受ける最終段イン
バータ（４、５）を並列に複数接続し、 該複数の最終段インバータ（４、５）のうちの少なくと
も１つの入力側に、抵抗（７）を介在したことを特徴と
する集積回路装置における出力回路。An output circuit (1) mounted on an output side of a semiconductor circuit device includes a first-stage inverter (2) for inputting a signal in the semiconductor circuit device, and an output signal of the first-stage inverter (2) is provided. A plurality of final stage inverters (4, 5) to be connected in parallel, and a resistor (7) is interposed on at least one input side of the plurality of final stage inverters (4, 5). Output circuit in a circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040082A JP2580230B2 (en) | 1988-02-23 | 1988-02-23 | Output circuit in integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63040082A JP2580230B2 (en) | 1988-02-23 | 1988-02-23 | Output circuit in integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01215117A JPH01215117A (en) | 1989-08-29 |
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| JP63040082A Expired - Fee Related JP2580230B2 (en) | 1988-02-23 | 1988-02-23 | Output circuit in integrated circuit device |
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| JP2010282684A (en) * | 2009-06-03 | 2010-12-16 | Toshiba Corp | Semiconductor memory device |
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1988
- 1988-02-23 JP JP63040082A patent/JP2580230B2/en not_active Expired - Fee Related
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| JPH01215117A (en) | 1989-08-29 |
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