JP2578886B2 - Schmitt trigger circuit - Google Patents

Schmitt trigger circuit

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JP2578886B2 JP63055191A JP5519188A JP2578886B2 JP 2578886 B2 JP2578886 B2 JP 2578886B2 JP 63055191 A JP63055191 A JP 63055191A JP 5519188 A JP5519188 A JP 5519188A JP 2578886 B2 JP2578886 B2 JP 2578886B2
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシュミット・トリガ回路の回路構成に関し、
特に低電圧において、安定かつ高速で動作し、ページャ
等の1.0V程度の電源電圧で動作する電子機器に利用可能
なシュミット・トリガ回路の回路構成に関する。
The present invention relates to a circuit configuration of a Schmitt trigger circuit,
In particular, the present invention relates to a circuit configuration of a Schmitt trigger circuit that operates stably and at a high speed at a low voltage and can be used for an electronic device such as a pager that operates at a power supply voltage of about 1.0 V.

〔従来の技術〕[Conventional technology]

従来、この種のシュミット・トリガ回路は第6図の様
に帰還抵抗R63をエミッタに有するトランジスタQ61のベ
ースに入力信号VINを受け、このトランジスタQ61にエミ
ッタが共通に接続されるトランジスタQ62のベースをト
ランジスタQ61のコレクタに接続し、各トランジスタQ61
とQ62のコレクタと定電圧電源VCCとの間に負荷抵抗R61,
R62をそれぞれ接続し、トランジスタQ62のコレクタから
出力を取り出す構成となっていた。かかる従来回路の動
作は以下の様に説明される。
Conventionally, transistor Schmitt trigger circuit of this type receives an input signal V IN to the base of the transistor Q 61 having a feedback resistor R 63 as in FIG. 6 to the emitter, the emitter to the transistor Q 61 are connected in common the base of Q 62 is connected to the collector of the transistor Q 61, each transistor Q 61
And the load resistance R 61 between the collector of Q 62 and the constant voltage power supply V CC ,
R 62 is connected to each other, and the output is taken out from the collector of the transistor Q 62 . The operation of such a conventional circuit is described as follows.

第6図において、トランジスタQ61がOFF,トランジス
タQ62がONの時、共通のエミッタ電位をVE2とすると、 と表わせる。
In Figure 6, the transistor Q 61 is OFF, the transistor Q 62 is ON, the common emitter potential and V E2, Can be expressed as

ここでVCCは電源電圧、VBEon2,VCE2はそれぞれトラン
ジスタQ62のベース・エミッタ間電圧、コレクタ・エミ
ッタ間電圧であり、R1,R2,R3はそれぞれ抵抗R61,R62,R
63の抵抗値とする。
Here, V CC is a power supply voltage, V BEon2 , V CE2 are a base-emitter voltage and a collector-emitter voltage of the transistor Q 62 , respectively, and R 1 , R 2 , R 3 are resistors R 61 , R 62 , respectively. R
The resistance value is 63 .

入力VINを除々に高くしてVIN>VE2+VBEon1(VBEon1
はトランジスタQ61のオン時のベース・エミッタ間電
圧)となった時、トランジスタQ61はOFFからONに、逆に
トランジスタQ62はONからOFFに状態が反転する。この状
態の反転は、エミッタ抵抗R63を介して正帰還により行
なわれるため、急速になされる。
By gradually increasing the input V IN , V IN > V E2 + V BEon1 (V BEon1
When became transistor base-emitter voltage of the ON state of the Q 61), the transistor Q 61 is ON from OFF, the transistor Q 62 in the reverse state is inverted to OFF from ON. Reversal in this state, because it is performed by the positive feedback through an emitter resistor R 63, it is made rapidly.

次にトランジスタQ61がON,トランジスタQ62がOFFの時
の共通エミッタ電位VE1は、トランジスタQ61のベース電
流を無視すれば、 (VCE1;トランジスタQ61のコレクタ・エミッタ間電圧) 入力VINを除々に低くして状態が反転するのは、同様
にエミッタ抵抗R63を介しての正帰還によりなされる。
Then Toranjisuta Q 61 is ON, the common emitter potential V E1 of time of the transistor Q 62 is turned OFF, ignoring the base current of the transistor Q 61, The state by lowering the input V IN; (V CE1 collector-emitter voltage of the transistor Q 61) gradually is inverted is similarly done by positive feedback via the emitter resistor R 63.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来のシュミット・トリガ回路は、通常一方
のトランジスタを飽和させた状態で使用するため、正帰
還動作としているにもかかわらず、そのスイッチング速
度には高速性が期待できず、また、ヒステリシス幅はV
BEonの値により決定される。しかしながら、一般にはV
BEの値は安定と考えられているが、電源電圧1.0V程度の
低電圧においては数10mVのVBEの変動は必ずしも無視で
きるものとはならず、特に温度依存性も電源電圧に比し
て高く、従って、ヒステリシス幅が安定に実現できない
という欠点があった。
Since the above-mentioned conventional Schmitt trigger circuit normally uses one transistor in a saturated state, the switching speed cannot be expected to be high despite the positive feedback operation, and the hysteresis width is not increased. Is V
It is determined by the value of BEon . However, in general V
Although the value of BE is considered to be stable, fluctuations of V BE of several tens of mV are not necessarily negligible at low voltages such as the power supply voltage of about 1.0 V, and the temperature dependence is particularly small compared to the power supply voltage. However, there is a disadvantage that the hysteresis width cannot be stably realized.

〔課題を解決するための手段〕[Means for solving the problem]

本発明のシュミット・トリガ回路は、ベースに入力電
圧を受ける第1のトランジスタと、この第1のトランジ
スタのエミッタにエミッタが接続された第2のトランジ
スタと、第1及び第2のトランジスタのエミッタ接続点
に接続された電流源と、第1のトランジスタのコレクタ
と電源端子との間に直列接続された第1及び第2の抵抗
と、第1のトランジスタのコレクタに接続された出力端
子とを有し、第1及び第2の抵抗の接続点は第2のトラ
ンジスタのコレクタに接続され、第1のトランジスタの
コレクタ電位は第2のトランジスタのベースに全帰還さ
れている。
A Schmitt trigger circuit according to the present invention includes a first transistor receiving an input voltage at a base, a second transistor having an emitter connected to the emitter of the first transistor, and an emitter connection of the first and second transistors. A current source connected to the point, first and second resistors connected in series between a collector of the first transistor and a power supply terminal, and an output terminal connected to the collector of the first transistor. The connection point of the first and second resistors is connected to the collector of the second transistor, and the collector potential of the first transistor is fully fed back to the base of the second transistor.

すなわち、本発明は、非飽和型の回路構成として高速
性を増し、コレクタ抵抗を帰還抵抗とする事でヒステリ
シス幅の安定性を増している。
That is, the present invention increases the high-speed operation as a non-saturated circuit configuration, and increases the stability of the hysteresis width by using a collector resistor as a feedback resistor.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第1図は本発明の一実施例の回路図である。エミッタ
が共通に定電流電源IQに接続されたトランジスタQ11,Q
12の一方のトランジスタQ11のベースに入力端子VINを接
続し、そのコレクタを他方のトランジスタQ12のベース
および出力端子VOUTに接続している。トランジスタQ11
のコレクタは抵抗R11,R12を介して定電圧電源VCCに接続
され、トランジスタQ12のコレクタはこれら抵抗R11とR
12との接続点に接続されている。
FIG. 1 is a circuit diagram of one embodiment of the present invention. Transistors Q 11 and Q whose emitters are commonly connected to the constant current power supply IQ
It connects the input terminal V IN to the base of one transistor Q 11 of the 12 is connected to its collector to the base and the output terminal V OUT of the other transistor Q 12. Transistor Q 11
The collector resistors R 11, via R 12 is connected to a constant voltage source V CC, the resistors collector of the transistor Q 12 R 11 and R
Connected to the connection point with 12 .

ここで、入力端子VINはトランジスタQ11のベースに接
続されているが、初期状態として、トランジスタQ11はO
FF,これにエミッタが共通に接続され差動対をなすトラ
ンジスタQ12はONとなっている状態を考える。本回路は
定電流電源IQによりバイアスされているから、トランジ
スタQ12のベース電位VB21は VB21≒VCC−Iq・R12 ……(3) (VCC;定電圧電源VCCの電圧値,Iq;定電流電源IQの電流
値,R12;抵抗R12の抵抗値) となり、入力電圧VIN≪VB21の場合、トランジスタQ11
OFF,トランジスタQ12はONの状態は変わらない。入力電
圧VINが除々に上昇して、VIN=VB21の時、トランジスタ
Q11,Q12はいずれもONとなり、その際抵抗R11,R12を介し
て差動対の一方の入力であるトランジスタQ12のベース
に正帰還がかかり、状態は急速に反転して、トランジス
タQ11はONに、トランジスタQ12はOFFになる。この時、
トランジスタQ12のベース電位VB22は VB22≒VCC−Iq(R11+R12) ……(4) (R11;抵抗R11の抵抗値) となる。以降VIN≫VB22であれば、この状態を保接し、
逆に入力電圧VINが下降していって、VIN=VB22となる
と、前述と反対にトランジスタQ12のベースへの正帰還
により状態が反転する。(3),(4)式よりVB21>V
B22であるから、本回路の入・出力特性は、おおよそ、
第2図に示すようなヒステリシス特性を示し、シュミッ
ト・トリガ回路が実現できる。
Here, the input terminal V IN is connected to the base of the transistor Q 11, as an initial state, the transistor Q 11 is O
FF, transistor Q 12 forming the emitter to the common connected to differential pair Consider that that is turned ON. Since this circuit is biased by the constant current power supply IQ, the base potential V B21 of the transistor Q 12 is V B21 ≒ V CC −Iq · R 12 (3) (V CC ; the voltage value of the constant voltage power supply V CC , Iq; the current value of the constant current power supply IQ, R 12 ; the resistance value of the resistor R 12 ), and when the input voltage V IN ≪V B21 , the transistor Q 11
OFF, the transistor Q 12 is not changed state of ON. When the input voltage V IN gradually increases and V IN = V B21 , the transistor
Both Q 11 and Q 12 are turned on. At that time, positive feedback is applied to the base of the transistor Q 12 which is one input of the differential pair via the resistors R 11 and R 12 , and the state is rapidly inverted, transistor Q 11 is oN, the transistor Q 12 is turned OFF. At this time,
Base potential V B22 of the transistor Q 12 is V B22 ≒ V CC -Iq (R 11 + R 12) ...... (4); a (R 11 the resistance value of the resistor R 11). Thereafter, if V IN BV B22 , this state is maintained,
Input voltage V IN conversely go lowered, when the V IN = V B22, state is inverted by the positive feedback to the base of the transistor Q 12 as opposed to above. From equations (3) and (4), V B21 > V
Since it is B22 , the input and output characteristics of this circuit are roughly
A hysteresis characteristic as shown in FIG. 2 is exhibited, and a Schmitt trigger circuit can be realized.

本回路は、基本的に差動アンプ構成であり、非飽和型
の回路となり、NPNトランジスタと抵抗で構成できるた
め、VCC1.0V程度の低電圧での動作が可能であり、ま
た高速動作が期待できる。さらにヒステリシス幅△Vは △V=VB21−VB22=IqR11 ……(5) となるが、集積回路上で抵抗値に反比例する定電流源を
作る事はやさしく、一般的であるため、ヒステリシス幅
△Vを一定に保つ事が容易な回路構成である事が分る。
This circuit is basically the differential amplifier configuration, the non-saturation type circuit, since it consists of a resistor and NPN transistors are capable of operating at V CC 1.0 V as low voltage and high speed operation Can be expected. Furthermore, the hysteresis width ΔV becomes ΔV = V B21 −V B22 = IqR 11 (5), but it is easy and general to create a constant current source that is inversely proportional to the resistance value on the integrated circuit. It can be seen that the circuit configuration is easy to keep the hysteresis width ΔV constant.

ここまでの説明において、本シュミット・トリガ回路
のスレッシュホールド電圧はVB21,VB22としてきたが、
より正確なスレッシュホールド電圧VTH1,VTH2の値をこ
こに示しておく。本回路の状態反転は前述したように正
帰還により行われるが、正帰還は帰還ループのループ利
得>1の点で生じる。第3図(a)の様にループ利得を
求めるため、等価的にオープン・ループとすると、トラ
ンジスタQ12のベースに基準となる電圧Vrefのバイアス
をかけた場合の入・出力特性は となり、|∂VOUT/∂VIN|>1において正帰還がおこ
る。これを図的にあらわしたのが第3図(b)である。
正帰還がおこるのは入出力特性第3図(b)の傾き>1
となるVref±dVの領域である事を示している。この様に
実際に正帰還がおこって、状態が反転するのは基準電圧
VrefよりdVだけずれるから、これにより、第1図回路の
正確なヒステリシス特性は、第4図の様になる。ここで
dVは∂VOUT/∂VIN=1の解である。
In the description so far, the threshold voltages of this Schmitt trigger circuit have been V B21 and V B22 ,
More accurate values of the threshold voltages V TH1 and V TH2 are shown here. The state inversion of the present circuit is performed by positive feedback as described above, but positive feedback occurs when the loop gain of the feedback loop is greater than 1. To obtain the loop gain as shown in FIG. 3 (a), assuming that the loop is equivalently open, the input / output characteristics when the reference voltage Vref is biased to the base of the transistor Q 12 And positive feedback occurs when | ∂V OUT / ∂V IN |> 1. FIG. 3 (b) shows this diagrammatically.
Positive feedback occurs because the slope of the input / output characteristics in FIG.
Vref ± dV. In this way, the positive feedback actually occurs and the state is inverted when the reference voltage
Since it is shifted from Vref by dV, the accurate hysteresis characteristic of the circuit of FIG. 1 is as shown in FIG. here
dV is the solution of ∂V OUT / ∂V IN = 1.

第5図は本発明の別の実施例の回路図である。第1図
の実施例においては、本発明の基本的な点を示すために
最低限の構成とした。そのため、(1)アンプが一段構
成であるため、ループ利得が大きくとれず、やや不安定
となりやすい。(2)帰還抵抗R11がそのまま出力の負
荷抵抗であるため、ヒステリシス幅の設定と出力の論理
振幅設定が独立にはできない、という欠点があった。そ
こで第5図の実施例では、上記欠点を改善するため、
(i)帰還ループを構成する増幅段をトランジスタ
Q501,Q502,Q508と抵抗R501,R502で構成される差動アン
プとトランジスタQ503,Q504,Q509と抵抗R503,R504,R505
とで構成される差動アンプとの2段により構成し、(i
i)出力の論理振幅を合わせるため、トランジスタQ505,
Q506,Q510と抵抗R506,R507で構成される出力段差動アン
プを追加して、合計3段の差動アンプによる構成として
いる。基本的な動作原理は、第1図の実施例の説明と全
く同様であるため、ここでの説明は省略する。
FIG. 5 is a circuit diagram of another embodiment of the present invention. In the embodiment shown in FIG. 1, the minimum configuration is used to show the basic points of the present invention. Therefore, (1) Since the amplifier has a single-stage configuration, a large loop gain cannot be obtained, and the amplifier tends to be slightly unstable. (2) for feedback resistor R 11 is as load resistance of the output, setting a logic amplitude setting of the output of the hysteresis width can not independently has a drawback that. Therefore, in the embodiment shown in FIG.
(I) Amplifying stage constituting a feedback loop is a transistor
A differential amplifier composed of Q 501 , Q 502 , Q 508 and resistors R 501 , R 502 , transistors Q 503 , Q 504 , Q 509 and resistors R 503 , R 504 , R 505
And a differential amplifier consisting of
i) To match the logic amplitude of the output, the transistors Q 505 ,
An output stage differential amplifier composed of Q 506 , Q 510 and resistors R 506 , R 507 is added to provide a total of three stages of differential amplifier. The basic operation principle is exactly the same as the description of the embodiment of FIG. 1, and the description is omitted here.

この実施例においては、上記の改善がなされた外、第
1図の実施例で示した様な低電圧動作,高速動作,ヒス
テリシス幅の安定性という特徴はそのまま有しており、
実用的な構成となっている。
In addition to the above-mentioned improvements, this embodiment has the same features of low voltage operation, high speed operation, and stability of hysteresis width as shown in the embodiment of FIG.
It has a practical configuration.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明は、抵抗負荷の単純な差
動増幅回路を基本構成として、正帰還回路を構成する事
により、VCC1.0V程度の低電源電圧でも安定に動作
し、高速な応答が期待でき、かつ、ヒステリシス幅を安
定に制御しやすいシュミット・トリガ回路を構成できる
効果がある。
As described above, the present invention operates stably even at a low power supply voltage of about V CC 1.0 V by configuring a positive feedback circuit based on a basic configuration of a simple differential amplifier circuit having a resistive load, thereby achieving a high speed operation. There is an effect that a Schmitt trigger circuit that can expect a response and easily control the hysteresis width stably can be configured.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例の回路図、第2図は本発明の
一実施例によるヒステリシス特性の概略を説明する図、
第3図(a)はループ利得を説明するための等価回路
図、第3図(b)は同じくループ利得を説明するための
特性図、第4図は、本発明の一実施例による正確なヒス
テリシス特性を説明する図、第5図は本発明の他の実施
例の回路図、第6図は従来のシュミット・トリガ回路の
回路図である。 Q11……トランジスタ、Q12……トランジスタ、R11……
抵抗、R12……抵抗、IQ……定電流電源、VCC……定電圧
電源、VIN……入力端子、VOUT……出力端子、VREF……
基準定電圧源、Q501,Q502,Q503,Q504,Q505,Q506,Q507,Q
508,Q509,Q510,Q61,Q62,Q63……トランジスタ、R501,R
502,R503,R504,R505,R506,R507,R61,R62,R63……抵抗。
FIG. 1 is a circuit diagram of one embodiment of the present invention, FIG. 2 is a diagram for explaining the outline of hysteresis characteristics according to one embodiment of the present invention,
FIG. 3 (a) is an equivalent circuit diagram for explaining the loop gain, FIG. 3 (b) is a characteristic diagram for explaining the loop gain, and FIG. 4 is an accurate circuit diagram according to one embodiment of the present invention. FIG. 5 is a circuit diagram illustrating a hysteresis characteristic, FIG. 5 is a circuit diagram of another embodiment of the present invention, and FIG. 6 is a circuit diagram of a conventional Schmitt trigger circuit. Q 11 ...... transistor, Q 12 ...... transistor, R 11 ......
Resistance, R 12 … Resistance, IQ …… Constant current power supply, V CC …… Constant voltage power supply, V IN …… Input terminal, V OUT …… Output terminal, V REF ……
Reference constant voltage source, Q501 , Q502 , Q503 , Q504 , Q505 , Q506 , Q507 , Q
508, Q 509, Q 510, Q 61, Q 62, Q 63 ...... transistor, R 501, R
502 , R 503 , R 504 , R 505 , R 506 , R 507 , R 61 , R 62 , R 63 ... resistance.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】ベースに入力電圧を受ける第1のトランジ
スタと、この第1のトランジスタのエミッタにエミッタ
が接続された第2のトランジスタと、前記第1及び第2
のトランジスタのエミッタ接続点に接続された電流源
と、前記第1のトランジスタのコレクタと電源端子との
間に直列接続された第1及び第2の抵抗と、前記第1の
トランジスタのコレクタに接続された出力端子とを有
し、前記第1及び第2の抵抗の接続点は前記第2のトラ
ンジスタのコレクタに接続され、前記第1のトランジス
タのコレクタ電位は前記第2のトランジスタのベースに
全帰還されているシュミット・トリガ回路。
1. A first transistor receiving an input voltage at a base, a second transistor having an emitter connected to an emitter of the first transistor, and the first and second transistors.
Current source connected to the emitter connection point of the first transistor, first and second resistors connected in series between the collector of the first transistor and a power supply terminal, and connected to the collector of the first transistor A connection point of the first and second resistors is connected to a collector of the second transistor, and a collector potential of the first transistor is completely connected to a base of the second transistor. Schmitt trigger circuit being fed back.
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