JP2576682B2 - Control code judgment circuit - Google Patents
Control code judgment circuitInfo
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、衛星放送における音声PCM信号の復調に用
いられる半導体集積回路に関し、特に、デスクランブル
処理及び同期検出処理を行った後に放送信号に含まれる
制御符号を抽出し、その正当性を判定する制御符号判定
回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit used for demodulation of an audio PCM signal in satellite broadcasting, and more particularly, to a broadcast signal after performing a descrambling process and a synchronization detection process. The present invention relates to a control code judging circuit for extracting a control code contained therein and judging its validity.
[従来の技術] 衛星放送の放送信号における音声PCM信号は、第4図
に示すように、Aモードの場合、16ビットのフレーム同
期信号及び16ビットの制御符号、32ビットのレンジビッ
ト、各々320ビットの第1〜第4チャンネルの音声信
号、480ビットの固有データ及び224ビットの誤り訂正符
号が順次配列されて2048ビットの1フレームが構成さ
れ、Bモードの場合、16ビットのフレーム同期信号及び
16ビットの制御符号、16ビットのレンジビット及び16ビ
ットの未定義部分、各々768ビットの第1及び第2チャ
ンネルの音声信号、224ビットの固有データ及び224ビッ
トの誤り訂正符号が順次配列されて2048ビットの1フレ
ームが構成される。このような1フレームのデータが1m
secで伝送され、毎秒1000フレーム即ち2.048Mビットの
データが送られる。このような放送信号は、受信時に
は、デスクランブル処理及び同期検出処理を行った後に
復調処理される。制御符号判定回路は受信復調時に前記
16ビットの制御符号の内容を判定する。[Prior Art] As shown in FIG. 4, an audio PCM signal in a broadcast signal of a satellite broadcast has a frame synchronization signal of 16 bits, a control code of 16 bits, a range bit of 32 bits and a range bit of 32 bits in the case of A mode. The first to fourth channel audio signals, the 480-bit unique data and the 224-bit error correction code are sequentially arranged to form one 2048-bit frame. In the case of the B mode, a 16-bit frame synchronization signal and
A 16-bit control code, a 16-bit range bit, and a 16-bit undefined portion, 768-bit audio signals of the first and second channels, 224-bit unique data, and a 224-bit error correction code are sequentially arranged. One frame of 2048 bits is configured. One frame of data like this is 1m
The data is transmitted in sec, and data of 1000 frames per second, that is, 2.048 Mbits is transmitted. At the time of reception, such a broadcast signal is demodulated after performing a descrambling process and a synchronization detection process. The control code determination circuit performs
Determine the content of the 16-bit control code.
従来の衛星放送音声PCM復調用半導体集積回路におけ
る制御符号判定回路としては、連続するnフレーム(n
=整数)における1フレームあたり16ビットの制御符号
の各ビットがフレームごとに同一であるか否かを判定
し、同一であった回数の多数決をもって制御符号を確定
する多数決判定方式と、任意のnフレーム(n=整数)
以上連続して、制御符号が同一であった場合に制御符号
を確定する連続判定方式があった。As a control code determination circuit in a conventional semiconductor integrated circuit for demodulating satellite broadcast audio PCM, a continuous n frames (n
= Integer), it is determined whether or not each bit of the 16-bit control code per frame is the same for each frame, and the control code is determined by majority vote of the same number of times, and an arbitrary n Frame (n = integer)
There has been a continuous determination method for determining the control code when the control code is the same continuously.
具体的には例えば多数決判定方式の場合、制御符号判
定回路は、第3図に示すように制御符号の各ビット毎
に、連続する2フレームの連続一致を検出する連続一致
判定回路1とこの連続一致判定回路1で検出された連続
一致の回数を連続するnフレーム(n=整数)毎にカウ
ントするnフレームカンタ2とで構成される。この回路
では、nフレームカウンタ2のカウント値が所定値を超
えたときに、連続するnフレームあたりの連続一致回数
が多数であると判定される。Specifically, for example, in the case of the majority decision method, the control code determination circuit includes a continuous match determination circuit 1 that detects a continuous match between two consecutive frames for each bit of the control code, as shown in FIG. An n-frame counter 2 counts the number of consecutive matches detected by the match determination circuit 1 for every n consecutive frames (n = integer). In this circuit, when the count value of the n-frame counter 2 exceeds a predetermined value, it is determined that the number of consecutive matches per successive n frames is large.
[発明が解決しようとする課題] このような従来の衛星放送音声PCM復調用半導体集積
回路における制御符号判定回路は、C/N=7dB以下の低C/
N時を考えると、例えば前述の連続判定方式の場合、16
回連続して制御符号同一であった場合初めて制御符号を
確定するように設定したとして、毎16回中1回でもエラ
ーが発生すると制御符号が前値と異なるため、制御符号
が確定しない。[Problems to be Solved by the Invention] The control code determination circuit in such a conventional semiconductor integrated circuit for demodulating satellite broadcast audio PCM has a low C / N of 7 dB or less.
Considering N time, for example, in the case of the above-described continuous determination method, 16
It is assumed that the control code is determined for the first time when the control code is the same when the control code is the same consecutively. If an error occurs even once in every 16 times, the control code is different from the previous value, and thus the control code is not determined.
また前述の多数決判定方式の場合、例えば連続する16
フレームにて多数決判定した場合に16フレーム中7フレ
ームにエラーが発生したとしても制御符号が確定する
が、このような低C/N状態が継続した場合には、確定し
た制御符号の品質及び安定性に問題があった。In the case of the majority decision method described above, for example, 16
When a majority decision is made in a frame, the control code is determined even if an error occurs in 7 out of 16 frames. However, if such a low C / N state continues, the quality and stability of the determined control code are stable. There was a problem with sex.
本発明はかかる問題点に鑑みてなされたものであっ
て、安定で且つ受信状況の変化にすばやく対応できる制
御符号判定回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a control code determination circuit that is stable and can quickly respond to a change in reception status.
[課題を解決するための手段] 本発明に係る制御符号判定回路は、連続する2フレー
ムに含まれる制御符号の各ビットが夫々一致するか否か
を判定する連続一致判定回路と、この連続一致判定回路
により判定された連続一致回数を連続するnフレーム
(nは整数)について計数するカウンタと、前記nフレ
ームを1単位として連続するm回(mは整数)の各nフ
レームにおける前記カウンタにより計数された制御符号
の連続一致回数をラッチするラッチ回路と、このラッチ
回路にラッチされた前記m回の連続一致回数を比較判定
する演算回路とを具備することを特徴とする。[Means for Solving the Problems] A control code determination circuit according to the present invention includes: a continuous match determination circuit that determines whether each bit of a control code included in two consecutive frames matches each other; A counter that counts the number of consecutive matches determined by the determination circuit for n consecutive frames (n is an integer), and a counter that counts the number of consecutive m frames (m is an integer) with the n frames as one unit. A latch circuit for latching the number of consecutive matches of the control code, and an arithmetic circuit for comparing and judging the number of continuous matches latched by the latch circuit.
[作用] 本発明の制御符号判定回路においては、連続したフレ
ームを分割し分割されたフレーム毎に連続判定及び多数
決判定を行う。このため、従来の連続判定では、例えば
n回中1回でもエラーデータがくると制御符号を確定で
きず、低C/N時における判定力に欠けるといった欠点が
あり、従来の多数決判定ではn回中後半{(1/2n)−
1}フレームが全てエラーデータであっても(例えば16
フレーム中前半9フレームは一致、後半7フレームは不
一致というような明らかな受信状態の悪化があっても)
受信状態の変化に追従せずに制御信号を決定してしまう
というような欠点があったのに対し、本発明の制御符号
判定回路では、安定に且つ適切に判定することができ、
受信状況の変化にすばやく対応できる。[Operation] In the control code determination circuit of the present invention, a continuous frame is divided, and a continuity determination and a majority determination are performed for each divided frame. For this reason, the conventional continuous determination has a disadvantage that the control code cannot be determined if error data arrives even once, for example, once in n times, and the determination ability at the time of low C / N is lacking. Middle and late {(1 / 2n)-
Even if all 1} frames are error data (for example, 16
(Even though there is a clear deterioration in the reception state, such as the first nine frames in the frame match and the last seven frames do not match)
In contrast to the disadvantage that the control signal is determined without following the change in the reception state, the control code determination circuit of the present invention can perform stable and appropriate determination,
Quick response to changes in reception conditions.
[実施例] 以下、添付の図面を参照して、本発明の実施例につい
て説明する。Embodiment An embodiment of the present invention will be described below with reference to the accompanying drawings.
第1図は本発明の一実施例の制御符号判定回路であ
る。FIG. 1 shows a control code determination circuit according to one embodiment of the present invention.
第1図の制御符号判定回路は、連続一致判定回路11〜
116、nフレームカウンタ21〜216、及びmフレームラッ
チ及び判定回路(以下、「mフレームラッチ/判定回
路」と称する)31〜316が各ビット毎に夫々縦続的に接
続されている。連続一致判定回路11〜116は、夫々、フ
レーム信号CFnがラッチ信号として入力され、連続する
2フレームにおける制御符号第xビット(x=1〜16)
をラッチする2個のラッチ回路と、これらのラッチ回路
にラッチされた2フレームにおける制御信号第xビット
が互いに一致すると“H"を出力すべく各ラッチ回路の出
力に接続されたゲート回路、この場合、エクスクルーシ
ブNOR回路(以下、「EX-NOR回路」と称する)とで構成
される。nフレームカウンタ21〜216は、夫々、第xビ
ットの前記連続一致判定回路1xの出力から、予め定めた
連続するnフレーム(n=整数)における連続一致回数
を計数する。nフレームカウンタ21〜216は、その各計
数出力からnフレームのうち多数と判定し得る所定数以
上のフレームが連続一致したときに例えば“H(ハイレ
ベル)”となる信号を得て、次段のmフレームラッチ/
判定回路31〜316に与える。mフレームラッチ/判定回
路31〜316は、夫々、縦続的に接続されたm個のラッチ
回路とこれらラッチ回路の出力を受け各出力の一致を判
定するゲート回路とで構成される。前記m個のラッチ回
路は、nフレームカウンタ21〜216からフレームのうち
前記所定数以上のフレームが連続一致したときに得られ
る信号を受けて、この信号を、予め適宜設定したmフレ
ームを1単位とするマスタフレームの先頭を示すクロッ
ク信号CFm毎にラッチする。前記ゲート回路は、例え
ば、前記m個のラッチ回路の各Q出力が入力されるNOR
ゲートで構成される。即ち、mフレームラッチ/判定回
路31〜316の出力として、制御符号の各ビット毎に、n
フレームにおいて所定数(例えば過半数)以上連続一致
し且つ連続したm個のマスタフレームにて同様の連続一
致が得られれば、制御符号が確定する。Control code decision circuit of FIG. 1, the continuous match determining circuit 1 1 -
1 16, n frame counter 2 1 to 2 16 and m frames latch and determination circuit (hereinafter, referred to as "m-frame latch / decision circuit") 3 1 to 3 16 is connected respectively cascade manner for each bit I have. Continuous matching determination circuit 1 1 to 1 16, respectively, the frame signal CFn is inputted as a latch signal, the control code the x bits in two consecutive frames (x = 1 to 16)
And a gate circuit connected to the output of each latch circuit to output "H" when the x-th bit of the control signal in the two frames latched by these latch circuits matches each other. In this case, it is constituted by an exclusive NOR circuit (hereinafter, referred to as an “EX-NOR circuit”). n frame counter 2 1 to 2 16, respectively, from the output of the continuous match determining circuit 1 x of the x bits, counting the consecutive number of matches in the n consecutive frames of a predetermined (n = integer). n frame counter 2 1 to 2 16 obtains a signal which becomes, for example, "H (high level)" when more than a predetermined number of frames are consecutive match may determine that a number of n frames from each of its count output, Next stage m frame latch /
It gives the decision circuit 3 1 to 3 16. m frame latch / determination circuit 3 1 to 3 16, respectively, and a gate circuit for judging coincidence of each output receives the output of the cascade connected to the m-number of latch circuits and these latch circuits. The m latch circuit receives a signal obtained when the frame of the predetermined number or more of frames from n frame counter 2 1 to 2 16 consecutive matches, the signal, the m frame previously set appropriately The latch is performed for each clock signal CFm indicating the head of the master frame as one unit. The gate circuit is, for example, a NOR to which each Q output of the m latch circuits is input.
It consists of a gate. That is, as the output of m frames latch / determination circuit 3 1 to 3 16, for each bit of the control code, n
If a predetermined number (for example, a majority) of consecutive matches in a frame and a similar continuous match is obtained in m consecutive master frames, the control code is determined.
第1図の構成において、n=6、m=3とした場合の
具体例について、第2図を参照して説明する。A specific example where n = 6 and m = 3 in the configuration of FIG. 1 will be described with reference to FIG.
第2図(a)はn=6、m=3とした場合の第xビッ
トのブロック図であり、第2図(b)は第2図(a)の
動作を説明するための各部波形図であり、第2図(c)
は第2図(a)の動作を説明するための図である。FIG. 2A is a block diagram of the x-th bit when n = 6 and m = 3, and FIG. 2B is a waveform diagram of each part for explaining the operation of FIG. 2A. And FIG. 2 (c)
FIG. 3 is a diagram for explaining the operation of FIG. 2 (a).
n=6、m=3とした場合の第xビットの制御符号判
定回路は、連続一致判定回路1x、nフレームカウンタ
2x、及びmフレームラッチ/判定回路3xを具備してい
る。連続一致判定回路1xは、フレーム信号CFnがラッチ
信号として入力され、連続する2フレームにおける制御
符号第xビットCWxをラッチする2個のラッチ回路にラ
ッチされた2フレームにおける制御信号第xビットが互
いに一致すると、EX-NOR回路からなるゲート回路から
“H"が出力される。次に、連続一致判定回路1xの出力を
6フレームにおける連続一致回数を計数するnフレーム
カウンタ2xに入力し、nフレームカウンタ2xの3ビット
の計数結果出力Q1〜Q3のうち4回以上連続一致で“H"と
なる最上位ビットQ3を、次段のmフレームラッチ/判定
回路3xに出力する。mフレームラッチ/判定回路3xで
は、6フレームを1単位とするマスタフレームの先頭を
示すクロック信号CFm毎に上述のnフレームカウンタのQ
3出力をラッチし、第2図(b)のように、m=0,1,2に
おいて4回以上連続一致した場合、3つのラッチの各Q
出力が“L"となり、この各Q出力を3入力NORゲートに
入力することにより、この3入力NORゲートから“H"出
力が得られる。即ち、連続する各6フレームにおいて過
半数以上連続一致し且つ連続した3つのマスタフレーム
にて同様の連続一致が得られれば、判定出力として“H"
を出力する。When n = 6 and m = 3, the control code determination circuit for the x-th bit is a continuous match determination circuit 1 x , an n-frame counter
2 x , and m frame latch / determination circuit 3 x . The continuous match determination circuit 1 x receives the frame signal CFn as a latch signal and outputs the control signal x-th bit in the two frames latched by the two latch circuits that latch the control code x-th bit CWx in the two consecutive frames. When they match each other, “H” is output from the gate circuit including the EX-NOR circuit. Next, the output of the continuous match determination circuit 1 x is input to an n-frame counter 2 x that counts the number of continuous matches in six frames, and four or more of the 3-bit count result outputs Q1 to Q3 of the n-frame counter 2 x the most significant bits Q3 to be "H" in a continuous matching, and outputs to the next m frames latch / determination circuit 3 x. In the m-frame latch / determination circuit 3 x , the Q frame of the n-frame counter described above is used for each clock signal CFm indicating the head of a master frame in which six frames are defined as one unit.
When three outputs are latched and, as shown in FIG. 2 (b), four or more consecutive matches at m = 0, 1, and 2, each Q of the three latches
The output becomes "L" and each of the Q outputs is input to a three-input NOR gate, whereby an "H" output is obtained from the three-input NOR gate. That is, if more than a majority of the consecutive master frames are successively matched in each of the six consecutive frames, and if similar continuous matches are obtained in three consecutive master frames, "H" is output as the determination output.
Is output.
以上のように、連続一致判定回路1xにより連続する2
フレームの制御符号の一致性を判定し、一致回数をnフ
レームカウンタ2xにより計数し、6フレームのうちの過
半数以上が一致したか否かを連続する3つのマスタフレ
ーム毎にラッチし、各マスタフレームにおいて過半数以
上一致する状態が3回連続するとmフレームラッチ/判
定回路3xが“H"を出力し制御符号を確定する。As described above, the continuous match determination circuit 1 x
Determines the consistency of the control code of the frame, the number of matches is counted by n frame counter 2 x, and three latches for each master frame majority or continuously whether the matches of the six frames, each master the state matching a majority in the frame are consecutive 3 times m frames latch / determination circuit 3 x to determine the output control codes "H".
このような制御符号判定回路は、第5図に示すように
接続されて用いられる。即ち、16ビットシリアルの制御
符号がビットクロックと共に16ビットシフトレジスタに
入力されてパラレルデータCW1〜CW16に変換され、これ
らが各ビット毎に、上述の制御符号判定回路と、この制
御符号判定回路の判定出力をラッチ信号とするD型フリ
ップフロップからなるラッチ回路DFFに入力される。こ
の結果、各ビットのラッチ回路DFFには、正当であると
判定された制御符号の各ビットがラッチされて出力され
る。Such a control code determination circuit is connected and used as shown in FIG. That is, the control code of 16 bits serial is converted into parallel data CW 1 ~CW 16 is input to the 16 bit shift register with the bit clock, it every bit, and a control code judging circuit described above, the control code decision The signal is input to a latch circuit DFF including a D-type flip-flop that uses the judgment output of the circuit as a latch signal. As a result, each bit of the control code determined to be valid is latched and output to the latch circuit DFF of each bit.
本発明は、上述の実施例に限定されず、例えば、上述
のn及びmを適宜変更したり、nフレームカウンタにお
ける多数決判定のためのフレーム数を変更したり、nフ
レームカウンタから多数決判定のためのデータを得る手
段を変更したりする等、種々変形して実施することがで
きる。The present invention is not limited to the above-described embodiment. For example, the above-described n and m may be appropriately changed, the number of frames for majority decision in the n-frame counter may be changed, Various modifications can be made, such as changing the means for obtaining the data.
[発明の効果] 以上述べたように、本発明によれば、連続したフレー
ムを分割し分割されたフレーム毎に連続判定及び多数決
判定を行うことにより、エラーデータの混入及び受信状
態の悪化があっても、安定に且つ受信状況の変化にすば
やく対応できる高精度の制御符号判定回路を提供するこ
とができる。[Effects of the Invention] As described above, according to the present invention, continuous data is divided and continuous determination and majority determination are performed for each of the divided frames. However, it is possible to provide a high-precision control code determination circuit that can stably and quickly respond to changes in reception conditions.
第1図は本発明の一実施例の構成を示すブロック図、第
2図は第1図の実施例においてn=6、m=3に設定し
た場合について具体的に説明するための図、第3図は従
来の制御符号判定回路の構成を示すブロック図、第4図
は衛星放送における放送信号の概略を説明するための
図、第5図は本発明による制御符号判定回路を用いた16
ビットの制御符号決定回路の構成を示すブロック図であ
る。 11〜116;連続一致判定回路、21〜216;nフレームカウン
タ、31〜316;mフレームラッチ及び判定回路FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention, and FIG. 2 is a diagram for specifically explaining the case where n = 6 and m = 3 in the embodiment of FIG. 3 is a block diagram showing a configuration of a conventional control code determination circuit, FIG. 4 is a diagram for explaining an outline of a broadcast signal in satellite broadcasting, and FIG. 5 is a block diagram showing a control code determination circuit according to the present invention.
FIG. 3 is a block diagram illustrating a configuration of a bit control code determination circuit. 1 1 to 1 16; continuous match determining circuit, 2 1 to 2 16; n frame counter, 3 1 to 3 16; m frames latch and judging circuit
Claims (1)
ンブル処理及び同期検出処理を行った後に放送信号に含
まれる制御符号を抽出し、その正当性を判定する制御符
号判定回路において、連続する2フレームに含まれる制
御符号の各ビットが夫々一致するか否かを判定する連続
一致判定回路と、この連続一致判定回路により判定され
た連続一致回数を連続するnフレーム(nは整数)につ
いて計数するカウンタと、前記nフレームを1単位とし
て連続するm回(mは整数)の各nフレームにおける前
記カウンタにより計数された制御符号の連続一致回数を
ラッチするラッチ回路と、このラッチ回路にラッチされ
た前記m回の連続一致回数を比較判定する演算回路とを
具備することを特徴とする制御符号判定回路。1. A control code determination circuit for receiving a satellite broadcast audio PCM signal, extracting a control code included in a broadcast signal after performing a descrambling process and a synchronization detection process, and determining a validity thereof. A continuous match determination circuit for determining whether each bit of the control code included in the two frames matches each other, and counting the number of consecutive matches determined by the continuous match determination circuit for n consecutive frames (n is an integer) And a latch circuit for latching the number of consecutive matches of the control code counted by the counter in each of n successive m frames (m is an integer) with the n frames as one unit. And a calculation circuit for comparing and determining the number of m consecutive matches.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29646290A JP2576682B2 (en) | 1990-10-31 | 1990-10-31 | Control code judgment circuit |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JPH04168817A JPH04168817A (en) | 1992-06-17 |
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