JP2573263B2 - Method for manufacturing semiconductor device - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関し、特に２
層以上のゲート電極を有する不揮発性メモリセルに用い
られるものである。The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device and a method for manufacturing the same.
It is used for a non-volatile memory cell having more than two layers of gate electrodes.
（従来の技術） 従来、例えば、２層のゲート電極を有するEPROM（era
sable PROM）は上面から見て第７図に示す様な配置構造
となっている。図中１はドレインとビット線（図示せ
ず）とのコンタクト部、２は素子分離領域（絶縁膜）、
３は浮遊ゲート電極,4は横方向に走る制御ゲート電極、
５は１つの単位セルである。(Prior Art) Conventionally, for example, an EPROM (era
sable PROM) has an arrangement structure as shown in FIG. In the figure, 1 is a contact portion between a drain and a bit line (not shown), 2 is an element isolation region (insulating film),
3 is a floating gate electrode, 4 is a control gate electrode running in the lateral direction,
5 is one unit cell.
上記構造では、単位セル５当りの制御ゲート電極配線
長は１つの浮遊ゲート電極３の長辺方向長の1.3倍程度
で短辺方向長の略４倍となっており、又、制御ゲート電
極配線幅は短辺方向長幅と等しく設定されている。In the above structure, the length of the control gate electrode wiring per unit cell 5 is about 1.3 times the length in the long side direction of one floating gate electrode 3 and about four times the length in the short side direction. The width is set equal to the length in the short side direction.
（発明が解決しようとする問題点） この為、制御ゲート電極配線幅即ち、ゲートポリシリ
コン幅が微細化されるに伴い、制御ゲート電極配線の抵
抗が無視できなくなり、大容量化と同時に高速化を実現
することが困難になっている。これを、解決する為に
は、制御ゲート電極配線層としてシリサイド材料を用い
る等の方法があるが、微細加工のマージン、や段差部で
の段切れ等の問題があり、充分ではない。(Problems to be Solved by the Invention) Therefore, as the width of the control gate electrode wiring, that is, the width of the gate polysilicon, is reduced, the resistance of the control gate electrode wiring cannot be ignored, and the capacity is increased and the speed is increased. It has become difficult to achieve. In order to solve this, there is a method of using a silicide material as the control gate electrode wiring layer. However, there are problems such as a margin for fine processing and disconnection at a step portion, which is not sufficient.
さらに、上記構造では、ひとつのセル５について1/2
のドレイン・コンタクト孔１が存在する為、セルサイズ
は、コンタクト孔１と素子分離領域２に対しマスク工程
で規定される一定の間隔、及びずれ余裕をあらかじめ確
保する必要があり、さらに、コンタクト孔１とゲート３
に対しても同様にマスク工程で規定される一定の間隔、
及びずれ余裕をあらかじめ確保する必要がある。この
為、この部分がスケーリングされず、微細化、大容量化
に大きな障害となるという欠点を有する。Further, in the above structure, one half of the cell 5
Since the drain contact hole 1 exists, the cell size needs to secure a predetermined interval and a margin for deviation between the contact hole 1 and the element isolation region 2 defined in the mask step in advance. 1 and gate 3
A certain interval similarly defined in the mask process,
It is necessary to secure a margin for deviation in advance. For this reason, there is a disadvantage that this portion is not scaled, which is a major obstacle to miniaturization and large capacity.
本発明は上記事情に鑑みてなされたもので、制御ゲー
ト電極配線の抵抗を大幅に減少して素子の高速化を可能
とし、同時にユニット・セルのサイズが素子分離能力と
ゲート間隔で決まる様、コンタクト孔を省略できる配置
構造をとることにより、セルの大幅な微細化を可能とす
る半導体装置及びその製造方法を提供することを目的と
する。The present invention has been made in view of the above circumstances, and greatly reduces the resistance of the control gate electrode wiring to enable high-speed operation of the element, and at the same time, the size of the unit cell is determined by the element isolation ability and the gate interval. An object of the present invention is to provide a semiconductor device and a method of manufacturing the semiconductor device, which can greatly reduce the size of a cell by adopting an arrangement structure in which a contact hole can be omitted.
［発明の構成］ （問題点を解決するための手段と作用） 本発明は、ソース及びドレイン領域と、上記ソース及
びドレイン領域間のチャネル領域上に形成され、電気的
に浮遊状態にされた浮遊ゲート電極と、上記浮遊ゲート
電極上に形成された絶縁膜と、上記絶縁膜上に形成され
た制御ゲート電極とを備えた不揮発性メモリを構成する
半導体装置において、上記ソース及びドレインの配線層
が浮遊ゲート電極間での長辺方向に平行に形成されてお
り、上記浮遊ゲート電極の短辺方向に平行に上記制御ゲ
ート電極が形成され、上記ソース及びドレイン配線層と
制御ゲート電極層の配線方向が交差して配置されている
事を第１の特徴とする。また半導体基板の表面に選択的
に素子分離領域を形成する工程と、上記素子分離領域に
より隔離される素子領域にゲート絶縁膜を形成する工程
と、全面に第１の非単結晶シリコン層を形成する工程
と、上記非単結晶シリコン層上に第１の絶縁膜と耐酸化
性を有する第２の絶縁膜との積層膜を形成する工程と、
選択パターニングにより上記積層膜を選択的にパターニ
ングし、これをマスクに素子分離領域を除去し、半導体
基板表面を露出させる工程と、上記露出された半導体基
板表面にのみ自己整合的にシリサイド層を形成する工程
と、上記シリサイド層に不純物を注入する工程と、全面
を熱酸化しシリサイド層上にのみ選択的に充分厚い酸化
膜を形成する工程と、全面に第２の非単結晶シリコン層
を形成する工程と、選択的パターニングにより上記第２
の非単結晶シリコン層を選択的にパターニングし、これ
をマスクに上記第１の絶縁膜と耐酸化性を有する第２の
絶縁膜との積層膜と第１の非単結晶シリコン層を除去す
る工程とを具備することを第２の特徴とする。即ち本発
明は、上記第１の特徴により、制御ゲート電極配線長が
著しく減少して配線抵抗が大幅に下がる。さらにユニッ
ト・セルのサイズが素子分離能力とゲート−ゲート間隔
で決まる様、コンタクト孔を省略できる構造をとってい
る。本発明は、これらの事により、制御ゲート電極配線
の抵抗を大幅に減少し素子の高速化を可能としセルの大
幅な微細化を可能とする半導体装置を提供することを骨
子とする。また上記第２の特徴により、浮遊ゲート電極
と素子分離領域を自己整合的に形成して素子の微細化を
可能にし、さらにユニット・セルのサイズが素子分離能
力とゲート−ゲート間隔で決まる様、コンタクト孔を省
略できる構造をとることにより、セルのいっそうの微細
化を可能とすることを骨子とする。加えて、上記シリサ
イド層上の厚い酸化膜により、ゲート電極間の耐圧向上
及び２層以上のゲート電極の段切れも防止するものであ
る。[Constitution of the Invention] (Means and Actions for Solving the Problems) According to the present invention, a floating structure formed on a source and drain region and a channel region between the source and drain regions and brought into an electrically floating state is provided. In a semiconductor device constituting a nonvolatile memory including a gate electrode, an insulating film formed on the floating gate electrode, and a control gate electrode formed on the insulating film, the source and drain wiring layers are The control gate electrode is formed parallel to the long side direction between the floating gate electrodes, the control gate electrode is formed parallel to the short side direction of the floating gate electrode, and the wiring direction of the source and drain wiring layers and the control gate electrode layer Are arranged to intersect as a first feature. A step of selectively forming an element isolation region on the surface of the semiconductor substrate; a step of forming a gate insulating film in an element region isolated by the element isolation region; and a step of forming a first non-single-crystal silicon layer over the entire surface. Forming a stacked film of a first insulating film and a second insulating film having oxidation resistance on the non-single-crystal silicon layer;
Selectively patterning the laminated film by selective patterning, removing the element isolation region using the mask as a mask, exposing the semiconductor substrate surface, and forming a silicide layer in a self-aligned manner only on the exposed semiconductor substrate surface Performing a step of implanting impurities into the silicide layer; thermally oxidizing the entire surface to selectively form a sufficiently thick oxide film only on the silicide layer; and forming a second non-single-crystal silicon layer on the entire surface And the second patterning by selective patterning.
The non-single-crystal silicon layer is selectively patterned, and using this as a mask, the laminated film of the first insulating film and the second insulating film having oxidation resistance and the first non-single-crystal silicon layer are removed. The second feature is that the method comprises: That is, according to the first aspect of the present invention, the control gate electrode wiring length is significantly reduced and the wiring resistance is significantly reduced. Further, a contact hole is omitted so that the size of the unit cell is determined by the element isolation ability and the gate-gate distance. The gist of the present invention is to provide a semiconductor device capable of greatly reducing the resistance of the control gate electrode wiring, increasing the speed of the element, and significantly miniaturizing the cell. Further, according to the second feature, the floating gate electrode and the element isolation region are formed in a self-aligned manner to enable miniaturization of the element, and the size of the unit cell is determined by the element isolation ability and the gate-gate distance. The main point is to adopt a structure in which the contact hole can be omitted, thereby enabling further miniaturization of the cell. In addition, the thick oxide film on the silicide layer improves the breakdown voltage between gate electrodes and prevents disconnection of two or more gate electrodes.
（実施例） 以下、本発明をEPROMセルの構造に適用した一実施例
について、第１図〜第６図を参照して説明する。なお第
５図は第４図のＹ−Ｙ線に沿う断面図、第６図は第４図
のＸ−Ｘ線に沿う断面図である。(Embodiment) An embodiment in which the present invention is applied to the structure of an EPROM cell will be described below with reference to FIGS. FIG. 5 is a sectional view taken along line YY in FIG. 4, and FIG. 6 is a sectional view taken along line XX in FIG.
まず、例えばＰ型シリコン基板表面21のメモリセル形
成予定領域にゲート絶縁膜23を介して浮遊ゲート電極パ
タン201を素子分離領域22と自己整合に形成する（第１
図，第５図，第６図参照）。その後、ソース・ドレイン
形成予定領域27上に自己整合的にシリサイド層29を形成
する（第２図，第５図，第６図参照）。続いて、選択的
に絶縁膜30をシリサイド層29上のみ形成した後、制御ゲ
ート電極と浮遊ゲート電極間用絶縁膜25,26を介して制
御ゲート電極パタン31を浮遊ゲート電極パタン32の短辺
方向と平行に形成し、この制御ゲート電極パタン31をマ
スクにして各浮遊ゲート電極32を形成する（第３図，第
５図，第６図参照）。この後、所望のコントクト孔33、
金属配線層34を形成し、最終構造を得る（第４図，第５
図，第６図参照）。First, for example, a floating gate electrode pattern 201 is formed in a region where a memory cell is to be formed on a P-type silicon substrate surface 21 via a gate insulating film 23 in a self-aligned manner with an element isolation region 22 (first example).
FIG. 5, FIG. 6, FIG. 6). Thereafter, a silicide layer 29 is formed in a self-aligned manner on the source / drain formation region 27 (see FIGS. 2, 5, and 6). Subsequently, after selectively forming the insulating film 30 only on the silicide layer 29, the control gate electrode pattern 31 is connected to the short side of the floating gate electrode pattern 32 via the control gate electrode and the insulating films 25 and 26 between the floating gate electrodes. Each floating gate electrode 32 is formed using the control gate electrode pattern 31 as a mask (see FIGS. 3, 5, and 6). After this, the desired contact hole 33,
A metal wiring layer 34 is formed to obtain a final structure (FIG. 4, FIG.
FIG. 6, FIG. 6).
しかして、上記構造によれば、浮遊ゲート電極パタン
32と自己整合的に素子分離領域22が形成され、浮遊ゲー
ト電極パタン32の長辺方向と平行に自己整合的に低抵抗
シリサイド29、ソース・ドレイン層27を配置し、浮遊ゲ
ート電極パタン32の短辺方向に平行制御ゲート電極パタ
ン31を配置しているため、制御ゲート電極配線長が減
り、このため制御ゲート電極配線の抵抗が大幅に減少し
（従来型セルに比べ略1/6程度）、素子の大幅な高速化
を可能とした。さらに、ビット線に相当する低抵抗シリ
サイド29、ソース・ドレイン層27を用いている為、従来
必要であった１セル当り1/2ケのコンタクト孔が不要と
なり、単位セルの大きさは浮遊ゲート電極間の最小間隔
と浮遊ゲート電極の最小面積に因って決まる限界セル面
積まで微細化することが可能となった。さらに、この構
造によって半導体メモリを製造すれば、原理的には、メ
モリセル内にはほとんどコンタクト孔が存在しないた
め、コンタクト孔の加工に関する不良は発生せず、大幅
な歩留り向上が可能となる。Thus, according to the above structure, the floating gate electrode pattern
The element isolation region 22 is formed in a self-aligned manner with the floating gate electrode pattern 32, and the low-resistance silicide 29 and the source / drain layer 27 are arranged in a self-aligned manner in parallel with the long side direction of the floating gate electrode pattern 32. Since the parallel control gate electrode pattern 31 is arranged in the short side direction, the length of the control gate electrode wiring is reduced, and the resistance of the control gate electrode wiring is greatly reduced (about 1/6 compared to the conventional cell). This has enabled a significant increase in the speed of the device. Furthermore, since the low-resistance silicide 29 and the source / drain layer 27 corresponding to the bit line are used, 1/2 the contact hole per cell, which was required in the past, becomes unnecessary, and the size of the unit cell is reduced to the floating gate. It has become possible to miniaturize to a limit cell area determined by the minimum distance between the electrodes and the minimum area of the floating gate electrode. Furthermore, if a semiconductor memory is manufactured with this structure, since there is almost no contact hole in the memory cell, no defect relating to the processing of the contact hole occurs, and the yield can be greatly improved.
次に、本発明をEPROMセルの製造に適用した一実施例
について、第１図〜第６図を参照して更にくわしく説明
する。Next, an embodiment in which the present invention is applied to the manufacture of an EPROM cell will be described in more detail with reference to FIGS.
まず、例えばＰ型シリコン基板21表面のメモリセル形
成予定領域に熱酸化法を用いて選択的に素子分離領域22
を常法により形成した。次いで、第１のゲート絶縁膜23
を例えば熱酸化法により形成した。続いて、全面に例え
ば厚さ2000Åの第１の多結晶シリコン層（非単結晶シリ
コン層）24を堆積した後、これにリン等の不純物をイオ
ン注入あるいは、POCl3を拡散源とした熱拡散等の方法
でドープした。次いで、前記多結晶シリコン層24上に厚
さ100Å程度のシリコン酸化膜25を形成し、その上に厚
さ150Å程度のシリコン窒化膜26をLPCVD法、あるいはプ
ラズマCVD法等で堆積した。その後、ソース・ドレイン
領域27の形成予定領域上の一部に対応する多結晶シリコ
ン24/シリコン窒化膜25/シリコン窒化膜26の積層膜201
をフォトリソグラフィとRIE（Reactive Ion Etching）
により選択的に除去した（第１図，第５図，第６図参
照）。続いて、多結晶シリコン／シリコン酸化膜／シリ
コン窒化膜の積層膜のパタン201をマスクに素子分離領
域22の一部を選択的に除去し半導体基板表面を露出させ
た。つづいて、低温ウェット酸化法を用い、積層膜パタ
ン201の側壁の多結晶シリコン部にのみ厚い酸化膜28が
形成されるよう酸化を行ない、引きつづきエッチングを
行ない、半導体基板表面部のみ再度露出するよう基板上
酸化膜を除去した。この露出された半導体基板表面に常
法を用いて、自己整合的にシリサイド層例えば、チタン
・シリサイド層29を形成した。続いてソース、・ドレイ
ン層27の形成の為の不純物イオン注入を行った。その
後、熱酸化法により、チタン・シリサイド層29上に選択
的に厚さ1500Å以上の熱酸化膜30を形成した。この時、
多結晶シリコン24/シリコン酸化膜25/シリコン窒化膜26
の積層膜のパタン上はシリコン窒化膜26が存在する為、
殆ど酸化されず、側壁部分にのみ多結晶シリコン酸化膜
が形成される事になる。又、この熱酸化工程により、ソ
ース・ドレイン層27の不純物イオンが同時に活性化され
る事になる（第２図，第５図，第６図参照）。続いて、
全面に第２の多結晶シリコン層を堆積した後、これをパ
ターニングして制御ゲート電極31を形成した。次いで、
制御ゲート電極31をマスクとして下層の多結晶シリコン
24/シリコン酸化膜25/シリコン窒化膜26の積層膜201を
パターニングし、浮遊ゲート電極32を形成する（第３
図，第５図，第６図参照）。この場合、浮遊ゲート電極
32の長手方向の端部が素子分離領域22上の一部にまで延
在しているため、その分、制御ゲート電極31,浮遊ゲー
ト電極32間の容量の増大が可能になる。この後、常法に
従い、層間絶縁膜35を堆積し、必要部分にコンタクトホ
ール33を形成し、これらコンタクトホールにA1配線34を
形成してEPROMを製造した（第４図，第５図，第６図参
照）。First, for example, an element isolation region 22 is selectively formed in a region where a memory cell is to be formed on the surface of a P-type silicon substrate 21 by using thermal oxidation.
Was formed by a conventional method. Next, the first gate insulating film 23
Was formed by, for example, a thermal oxidation method. Subsequently, a first polycrystalline silicon layer (non-single-crystal silicon layer) 24 having a thickness of, for example, 2000 Å is deposited on the entire surface, and then an impurity such as phosphorus is ion-implanted into the first polycrystalline silicon layer 24 or thermally diffused using POCl 3 as a diffusion source. And so on. Next, a silicon oxide film 25 having a thickness of about 100 ° was formed on the polycrystalline silicon layer 24, and a silicon nitride film 26 having a thickness of about 150 ° was deposited thereon by LPCVD or plasma CVD. Thereafter, a laminated film 201 of polycrystalline silicon 24 / silicon nitride film 25 / silicon nitride film 26 corresponding to a part of the region where the source / drain region 27 is to be formed is formed.
For Photolithography and RIE (Reactive Ion Etching)
(See FIGS. 1, 5, and 6). Subsequently, a part of the element isolation region 22 was selectively removed using the pattern 201 of the polycrystalline silicon / silicon oxide film / silicon nitride film as a mask to expose the semiconductor substrate surface. Subsequently, using a low-temperature wet oxidation method, oxidation is performed so that a thick oxide film 28 is formed only on the polycrystalline silicon portion on the side wall of the laminated film pattern 201, followed by etching, and only the surface portion of the semiconductor substrate is exposed again. The oxide film on the substrate was removed. A silicide layer, for example, a titanium silicide layer 29 was formed in a self-aligned manner on the exposed surface of the semiconductor substrate by a conventional method. Subsequently, impurity ion implantation for forming the source / drain layers 27 was performed. Thereafter, a thermal oxide film 30 having a thickness of 1500 mm or more was selectively formed on the titanium silicide layer 29 by a thermal oxidation method. At this time,
Polycrystalline silicon 24 / silicon oxide film 25 / silicon nitride film 26
Since the silicon nitride film 26 exists on the pattern of the laminated film of
Almost no oxidation occurs, and a polycrystalline silicon oxide film is formed only on the side wall portion. Further, the impurity ions of the source / drain layers 27 are simultaneously activated by this thermal oxidation step (see FIGS. 2, 5 and 6). continue,
After depositing a second polycrystalline silicon layer on the entire surface, this was patterned to form a control gate electrode 31. Then
Polycrystalline silicon of lower layer using control gate electrode 31 as a mask
The floating gate electrode 32 is formed by patterning the laminated film 201 of 24 / silicon oxide film 25 / silicon nitride film 26 (third layer).
FIG. 5, FIG. 6, FIG. 6). In this case, the floating gate electrode
Since the longitudinal end of 32 extends to a part on the element isolation region 22, the capacitance between the control gate electrode 31 and the floating gate electrode 32 can be increased accordingly. Thereafter, according to a conventional method, an interlayer insulating film 35 is deposited, contact holes 33 are formed in necessary portions, A1 wirings 34 are formed in these contact holes, and an EPROM is manufactured (FIGS. 4, 5 and 5). 6).
しかして、上記製法によれば、浮遊ゲート電極として
形成された多結晶シリコン24/シリコン酸化膜25/シリコ
ン窒化膜26の積層膜201のパタンをマスクとして素子分
離領域22の一部を選択的に除去し半導体基板21の表面を
露出させ、その部分に自己整合的に低抵抗シリサイド29
のソース・ドレイン層27を形成した。この為、従来必要
であった１セル当り1/2ケのコンタクト孔が不要とな
り、単位セルの大きさは浮遊ゲート電極間の最小間隔と
浮遊ゲート電極の最小面積に因って決まる限界セル面積
まで微細化することが可能となる。これにより従来型セ
ルを用いた場合の面積に比べ略65％の面積が達成され
る。さらに、この構造によって半導体メモリを製造すれ
ば、原理的には、メモリセル内にはほとんどコンタクト
孔が存在しないためと厚い酸化膜30による表面平坦化の
ため、コンタクト孔の加工に関する配線段切れ等の不良
は発生せず、大幅は歩留り向上が可能となる。また酸化
膜30が存在することにより制御ゲート電極31と浮遊ゲー
ト電極32が遠くなるため、これらゲート電極間の耐圧向
上がなされるものである。According to the above manufacturing method, a part of the element isolation region 22 is selectively formed using the pattern of the polycrystalline silicon 24 / silicon oxide film 25 / silicon nitride film 26 formed as a floating gate electrode as a mask. Then, the surface of the semiconductor substrate 21 is exposed, and the low-resistance silicide 29 is self-aligned with the exposed portion.
The source / drain layer 27 was formed. This eliminates the need for 1/2 contact holes per cell, which was conventionally required, and the size of the unit cell is limited by the minimum spacing between floating gate electrodes and the minimum area of floating gate electrodes. It is possible to reduce the size to as small as possible. This achieves an area of about 65% as compared with the area using a conventional cell. Furthermore, if a semiconductor memory is manufactured using this structure, in principle, since there are almost no contact holes in the memory cell and the surface is flattened by the thick oxide film 30, the disconnection of the wiring related to the processing of the contact holes, etc. No defect occurs, and the yield can be greatly improved. Further, since the presence of the oxide film 30 makes the control gate electrode 31 and the floating gate electrode 32 far apart, the withstand voltage between these gate electrodes is improved.
なお、本発明は上記実施例のみに限られず種々の応用
が可能である。例えば上記実施例ではEPROMに適用した
場合について述べたが、これに限らず、２層以上のゲー
ト電極を有する半導体装置の製造にも適用できる。また
上記実施例では浮遊ゲート電極と制御ゲート電極間にシ
リコン窒化膜パタン、及び第２のシリコン酸化膜の２層
構造の絶縁膜を形成する場合について述べたが、これに
限らず、シリコン窒化膜とシリコン酸化膜の積層構造を
２回以上繰返した絶縁膜の場合でもよい。又、上記実施
例では、耐酸化性膜パタンとしてシリコン窒化膜を、か
つ非単結晶層として多結晶シリコン層を夫々用いたが、
これに限定されない。また本発明において第２の非単結
晶シリコン層は、多結晶シリコン層またはシリサイド
層、または多結晶シリコン層と高融点金属とのポリサイ
ド層でもよい。また本発明においてソース及びドレイン
配線シリサイド層上に形成された熱酸化膜30は1500Å以
上あれば、絶縁性，平坦性共に良くなる。また本発明に
おいては、制御ゲート電極配線層の１つのワード線に連
なる総線長は、１つのワード線に属する浮遊ゲート電極
の短辺方向長の総和長の２〜2.5倍であれば、面積効率
が特によくなる。In addition, the present invention is not limited to the above embodiment, and various applications are possible. For example, in the above embodiment, a case where the present invention is applied to an EPROM is described. However, the present invention is not limited to this, and the present invention can be applied to the manufacture of a semiconductor device having two or more layers of gate electrodes. Further, in the above embodiment, the case where the silicon nitride film pattern and the insulating film having the two-layer structure of the second silicon oxide film are formed between the floating gate electrode and the control gate electrode is described. It may be an insulating film in which the laminated structure of silicon oxide film and silicon oxide film is repeated twice or more. In the above embodiment, the silicon nitride film was used as the oxidation-resistant film pattern, and the polycrystalline silicon layer was used as the non-single-crystal layer.
It is not limited to this. Further, in the present invention, the second non-single-crystal silicon layer may be a polycrystalline silicon layer or a silicide layer, or a polycide layer of a polycrystalline silicon layer and a refractory metal. Further, in the present invention, if the thermal oxide film 30 formed on the source and drain wiring silicide layers is 1500 ° or more, both insulating properties and flatness are improved. In the present invention, if the total line length connected to one word line of the control gate electrode wiring layer is 2 to 2.5 times the total length of the floating gate electrode belonging to one word line in the short side direction, the area is Efficiency is particularly good.
［発明の効果］ 以上詳述した如く本発明によれば、不揮発性半導体装
置のソース及びドレイン配線層が浮遊ゲート電極の長辺
方向に平行に形成されており、浮遊ゲート電極の短辺方
向に平行に制御ゲート電極が形成され、上記ソース及び
ドレイン配線層と制御ゲート電極層の配線方向が垂直に
交差して配置されており、又、浮遊ゲート電極の長辺方
向幅と制御ゲート電極幅が相等しく設定している為、制
御ゲート電極配線長が短く形成できて、その抵抗を大幅
に減少し素子の高速化を可能とし、さらに、ユニット・
セルのサイズが素子分離能力とゲート−ゲート間隔で決
まる最小面積となるべく、コンタクト孔を省略できる様
に、低抵抗シリサイド層を用いたソース・ドレイン配線
構造をとることにより、大容量化を実現するセルの大幅
な微細化を可能とする等の利点を有した半導体装置を提
供できる。[Effects of the Invention] As described above in detail, according to the present invention, the source and drain wiring layers of the nonvolatile semiconductor device are formed in parallel with the long side direction of the floating gate electrode, and in the short side direction of the floating gate electrode. A control gate electrode is formed in parallel, the source and drain wiring layers and the wiring direction of the control gate electrode layer are arranged to intersect vertically, and the width of the floating gate electrode in the long side direction and the width of the control gate electrode are different. Since they are set equal, the length of the control gate electrode wiring can be shortened, the resistance can be greatly reduced, and the speed of the element can be increased.
A large capacity is realized by adopting a source / drain wiring structure using a low-resistance silicide layer so that the contact hole can be omitted so that the cell size becomes the minimum area determined by the element isolation capacity and the gate-gate distance. It is possible to provide a semiconductor device having advantages such as enabling a significant miniaturization of cells.
第１図〜第４図は本発明の一実施例に係るEPROMの構造
を得る過程を示すパターン平面図、第５図は第４図のＹ
−Ｙ方向に沿う断面図、第６図は第４図のＸ−Ｘ線に沿
う断面図、第７図は従来のEPROMを示すパターン平面図
である。 21……Ｐ型シリコン基板、22……素子分離領域、23……
ゲート絶縁膜、24……第一の多結晶シリコン層、25……
シリコン酸化膜、26……シリコン窒化膜、27……ソース
・ドレイン領域、28……半導体基板表面、29……チタン
・シリサイド層、30……熱酸化膜、32……浮遊ゲート電
極、31……制御ゲート電極、33……コンタクト孔、34…
…A1配線、201……多結晶シリコン／シリコン酸化膜／
シリコン窒化膜積層パターン。1 to 4 are pattern plan views showing a process of obtaining a structure of an EPROM according to an embodiment of the present invention, and FIG. 5 is a Y plan view of FIG.
FIG. 6 is a sectional view taken along line XX of FIG. 4, and FIG. 7 is a pattern plan view showing a conventional EPROM. 21 ... P-type silicon substrate, 22 ... Element isolation region, 23 ...
Gate insulating film, 24 ... first polycrystalline silicon layer, 25 ...
Silicon oxide film, 26 silicon nitride film, 27 source / drain region, 28 semiconductor substrate surface, 29 titanium silicide layer, 30 thermal oxide film, 32 floating gate electrode, 31 ... Control gate electrode, 33 ... Contact hole, 34 ...
... A1 wiring, 201 ... polycrystalline silicon / silicon oxide film /
Silicon nitride film laminated pattern.
Claims (6)
を形成する工程と、 上記素子分離領域により隔離される素子領域にゲート絶
縁膜を形成する工程と、 全面に第１の非単結晶シリコン層を形成する工程と、 上記非単結晶シリコン層上に第１の絶縁膜と耐酸化性を
有する第２の絶縁膜との積層膜を形成する工程と、 選択パターニングにより上記積層膜を選択的にパターニ
ングし、これをマスクに素子分離領域を除去し、半導体
基板表面を露出させる工程と、 上記露出された半導体基板表面に、自己整合的に、ビッ
ト線となるシリサイド層を形成する工程およびソース、
ドレイン形成のための不純物注入を行う工程と、 全面を熱酸化しシリサイド層上にのみ選択的に充分厚い
酸化膜を形成する工程と、 全面に制御ゲート電極用の第２の非単結晶シリコン層を
形成する工程と、 選択的パターニングにより上記第２の非単結晶シリコン
層を選択的にパターニングして制御ゲート電極を形成
し、該制御ゲート電極をマスクに上記第１の絶縁膜と耐
酸化性を有する第２の絶縁膜との積層膜と第１の非単結
晶シリコン層を選択的に除去して、残存する第１の非単
結晶シリコン層により浮遊ゲート電極を形成する工程と を具備する事を特徴とする半導体装置の製造方法。A step of selectively forming an element isolation region on a surface of a semiconductor substrate; a step of forming a gate insulating film in an element region isolated by the element isolation region; Forming a silicon layer; forming a laminated film of a first insulating film and an oxidation-resistant second insulating film on the non-single-crystal silicon layer; selecting the laminated film by selective patterning Patterning, removing the element isolation region using the mask as a mask, and exposing the semiconductor substrate surface; and forming a silicide layer to be a bit line on the exposed semiconductor substrate surface in a self-aligned manner. Source,
A step of implanting impurities for forming a drain, a step of thermally oxidizing the entire surface and selectively forming a sufficiently thick oxide film only on the silicide layer, and a second non-single-crystal silicon layer for a control gate electrode on the entire surface Forming a control gate electrode by selectively patterning the second non-single-crystal silicon layer by selective patterning, and using the control gate electrode as a mask to form the first insulating film and the oxidation-resistant layer. Selectively removing the stacked film of the second insulating film and the first non-single-crystal silicon layer, and forming a floating gate electrode using the remaining first non-single-crystal silicon layer. A method for manufacturing a semiconductor device, comprising:
事を特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。2. The method according to claim 1, wherein said second insulating film is a silicon nitride film.
リコン層である事を特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。3. The method according to claim 1, wherein said first non-single-crystal silicon layer is a polycrystalline silicon layer.
化膜である事を特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein said first insulating film is an oxide film of a polycrystalline silicon layer.
の膜厚で形成される事を特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。5. The method according to claim 1, wherein said thermal oxide film is formed to a thickness of 1500 Å or more.
13. The method for manufacturing a semiconductor device according to claim 1.
リコン層又はシリサイド層、あるいは多結晶シリコン層
と高融点金属とのポリサイド層である事を特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。6. The semiconductor device according to claim 1, wherein said second non-single-crystal silicon layer is a polycrystalline silicon layer or a silicide layer, or a polycide layer of a polycrystalline silicon layer and a refractory metal. The manufacturing method of the semiconductor device described in the above.
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