JP2562854B2 - PNPN thyristor with control gate - Google Patents

PNPN thyristor with control gate

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JP2562854B2
JP2562854B2 JP3265840A JP26584091A JP2562854B2 JP 2562854 B2 JP2562854 B2 JP 2562854B2 JP 3265840 A JP3265840 A JP 3265840A JP 26584091 A JP26584091 A JP 26584091A JP 2562854 B2 JP2562854 B2 JP 2562854B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、制御ゲート付きPNP
Nサイリスタに関するものであり、大電流を高速度でス
イッチングする用途に特に適するものである。
BACKGROUND OF THE INVENTION The present invention relates to a PNP with a control gate.
The present invention relates to an N thyristor and is particularly suitable for use in switching a large current at a high speed.

【0002】[0002]

【従来の技術】従来、図3に示すような表面接合ゲート
型の静電誘導サイリスタが知られている。この静電誘導
サイリスタでは、N型の半導体基板1の表面にP型のゲ
ート領域5とN型のカソード領域4が形成されており、
半導体基板1の裏面にはP型のアノード領域7が形成さ
れている。そして、アノード領域7にはアノード電極1
7が接続され、ゲート領域5にはゲート電極15が接続
され、カソード領域4にはカソード電極13が接続され
ている。このような構造の静電誘導サイリスタにおいて
は、そのデバイス構造上の特徴によりターンオフ時のゲ
ート電流を大きくすることにより容易に高速なターンオ
フが可能であるという利点を有しているが、この高速な
ターンオフを達成するためには、ターンオフ時のゲート
電流あるいはゲート引き抜き電荷量の大きさに対応し
て、ゲート駆動回路に工夫を必要とするという欠点をも
有している。
2. Description of the Related Art Conventionally, a surface junction gate type electrostatic induction thyristor as shown in FIG. 3 has been known. In this electrostatic induction thyristor, a P-type gate region 5 and an N-type cathode region 4 are formed on the surface of an N-type semiconductor substrate 1,
A P-type anode region 7 is formed on the back surface of the semiconductor substrate 1. The anode electrode 1 is provided in the anode region 7.
7, the gate electrode 15 is connected to the gate region 5, and the cathode electrode 13 is connected to the cathode region 4. The electrostatic induction thyristor having such a structure has an advantage that it can be easily turned off at high speed by increasing the gate current at turn-off due to the characteristics of the device structure. In order to achieve the turn-off, there is also a drawback that the gate drive circuit needs to be devised in accordance with the magnitude of the gate current or the amount of gate extraction charge at the time of turn-off.

【0003】そこで、前記構造の静電誘導サイリスタの
大電流を高速度でスイッチングできるという長所を活か
しつつ、ターンオフ時のゲート引き抜き電荷量(電流)
を大幅に低減する構造として、図4に示すような半導体
装置が提案されている(特願平3−110647号参
照)。この半導体装置では、N型の半導体基板1の表面
にP型のゲート領域5とN型のソース領域4とP型のカ
ソード領域2が形成されており、半導体基板1の裏面に
はP型のアノード領域7が形成されている。そして、ア
ノード領域7にはアノード電極17が接続され、ゲート
領域5にはゲート電極15が接続され、ソース領域4と
カソード領域2にはカソード電極13が接続されてい
る。この装置は、縦型PNPトランジスタのベース電流
を静電誘導ゲートによって制御する構造を有しており、
図3に示す従来の静電誘導サイリスタに見られたターン
オフ時の長い蓄積時間を一桁以上高速化することができ
る。
Therefore, while taking advantage of the advantage that the large current of the electrostatic induction thyristor having the above-mentioned structure can be switched at high speed, the amount of electric charge (current) for drawing out the gate at turn-off.
A semiconductor device as shown in FIG. 4 has been proposed as a structure for significantly reducing the noise (see Japanese Patent Application No. 3-110647). In this semiconductor device, a P-type gate region 5, an N-type source region 4, and a P-type cathode region 2 are formed on the surface of an N-type semiconductor substrate 1, and a P-type gate region 5 is formed on the back surface of the semiconductor substrate 1. The anode region 7 is formed. An anode electrode 17 is connected to the anode region 7, a gate electrode 15 is connected to the gate region 5, and a cathode electrode 13 is connected to the source region 4 and the cathode region 2. This device has a structure in which the base current of a vertical PNP transistor is controlled by an electrostatic induction gate,
The long storage time at turn-off, which is seen in the conventional electrostatic induction thyristor shown in FIG. 3, can be increased by one digit or more.

【0004】[0004]

【発明が解決しようとする課題】図4に示す半導体装置
では、図3に示すような従来の表面接合ゲート型の静電
誘導サイリスタと比較して、ゲート・カソード間の耐圧
を高くすることが困難であった。これは、図4に示す半
導体装置では、第2導電型のゲート領域5と第1導電型
のベース領域1の間のPN接合部に印加された逆方向電
圧によって延びる空乏層がカソード電極13に接続され
た第2導電型のカソード領域2に到達するゲート・カソ
ード間の印加電圧によってゲート・カソード間耐圧が決
定されており、これは縦型PNPトランジスタのベース
電流を制御する静電誘導ゲートのスレショルド電圧を決
定するデバイス構造と同一部分となっているために、両
者の電気特性を独立に設計することが困難だからであ
る。このため、例えば、高いゲート・カソード間耐圧を
維持しつつ、ノーマリ・オフ型の静電誘導ゲートを実現
することは困難であった。
In the semiconductor device shown in FIG. 4, the breakdown voltage between the gate and the cathode can be increased as compared with the conventional surface junction gate type electrostatic induction thyristor as shown in FIG. It was difficult. This is because in the semiconductor device shown in FIG. 4, the cathode electrode 13 has a depletion layer extending by the reverse voltage applied to the PN junction between the second conductivity type gate region 5 and the first conductivity type base region 1. The withstand voltage between the gate and the cathode is determined by the applied voltage between the gate and the cathode that reaches the connected second conductivity type cathode region 2. This is the electrostatic induction gate that controls the base current of the vertical PNP transistor. This is because it is difficult to design the electrical characteristics of both independently because it is the same part as the device structure that determines the threshold voltage. Therefore, for example, it has been difficult to realize a normally-off type electrostatic induction gate while maintaining a high gate-cathode breakdown voltage.

【0005】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、ターンオフ時のゲ
ート駆動電流が小さく、大電流を高速度で制御できる半
導体装置において、制御ゲートの電気特性とは独立にゲ
ート・カソード間耐圧を高く設計できる構造を提供する
ことにある。
The present invention has been made in view of the above circumstances, and an object of the present invention is to control a control gate in a semiconductor device in which a gate drive current at turn-off is small and a large current can be controlled at high speed. It is to provide a structure capable of designing a high gate-cathode breakdown voltage independently of electrical characteristics.

【0006】[0006]

【課題を解決するための手段】請求項1記載の制御ゲー
ト付きPNPNサイリスタにあっては、上記の課題を解
決するために、図1に示すように、第1導電型の半導体
基板をベース領域1とし、前記第1導電型の半導体基板
の表面に第2導電型のベース領域2を設け、前記第2導
電型のベース領域2の表面に第1導電型のエミッタ領域
3を設け、前記第2導電型のベース領域2から離間して
第2導電型のゲート領域5を設け、前記第2導電型のベ
ース領域2から離間して前記第2導電型のゲート領域5
とは反対側に第2導電型のコレクタ領域6を設け、前記
第1導電型の半導体基板の裏面に第2導電型のアノード
領域7を設け、前記第1導電型の半導体基板の表面にお
ける第2導電型のベース領域2と前記第2導電型のコレ
クタ領域6に挟まれた部分に絶縁膜38を介して制御ゲ
ート28を設け、前記第1導電型のエミッタ領域3と第
2導電型のコレクタ領域6はカソード電極13に接続さ
れ、前記第2導電型のゲート領域5と前記制御ゲート2
8はゲート電極15に接続され、前記第2導電型のアノ
ード領域7はアノード電極17に接続されていることを
特徴とするものである。
In a PNPN thyristor with a control gate according to claim 1, in order to solve the above-mentioned problems, as shown in FIG. 1, a semiconductor substrate of the first conductivity type is used as a base region. 1, a second conductivity type base region 2 is provided on the surface of the first conductivity type semiconductor substrate, and a first conductivity type emitter region 3 is provided on the surface of the second conductivity type base region 2. A second conductive type gate region 5 is provided spaced apart from the second conductive type base region 2, and a second conductive type gate region 5 is spaced apart from the second conductive type base region 2.
A second conductivity type collector region 6 is provided on the side opposite to the second conductivity type collector region, and a second conductivity type anode region 7 is provided on the back surface of the first conductivity type semiconductor substrate. A control gate 28 is provided at a portion sandwiched between the two-conductivity type base region 2 and the second-conductivity type collector region 6 with an insulating film 38 interposed therebetween, and the first-conductivity type emitter region 3 and the second-conductivity type The collector region 6 is connected to the cathode electrode 13, and the second conductivity type gate region 5 and the control gate 2 are connected.
8 is connected to the gate electrode 15, and the second conductivity type anode region 7 is connected to the anode electrode 17.

【0007】また、請求項2記載の制御ゲート付きPN
PNサイリスタにあっては、図2に示すように、第1導
電型の半導体基板をベース領域1とし、前記第1導電型
の半導体基板の表面に第2導電型のベース領域2を設
け、前記第2導電型のベース領域2の表面に第1導電型
のエミッタ領域3を設け、前記第2導電型のベース領域
2から離間して第2導電型のゲート領域5を設け、前記
第2導電型のベース領域2から離間して前記第2導電型
のゲート領域5とは反対側に第2導電型のコレクタ領域
6を設け、前記第2導電型のベース領域2と前記第2導
電型のゲート領域5の間に第1導電型のソース領域4を
設け、前記第1導電型の半導体基板の裏面に第2導電型
のアノード領域7を設け、前記第1導電型の半導体基板
の表面における第2導電型のベース領域2と前記第2導
電型のコレクタ領域6に挟まれた部分に絶縁膜38を介
して制御ゲート28を設け、前記第1導電型のエミッタ
領域3と第2導電型のコレクタ領域6と第1導電型のソ
ース領域4はカソード電極13に接続され、前記第2導
電型のゲート領域5と前記制御ゲート28はゲート電極
15に接続され、前記第2導電型のアノード領域7はア
ノード電極17に接続されていることを特徴とするもの
である。
A PN with a control gate according to claim 2
In the PN thyristor, as shown in FIG. 2, a first conductivity type semiconductor substrate is used as a base region 1, and a second conductivity type base region 2 is provided on the surface of the first conductivity type semiconductor substrate. A first conductivity type emitter region 3 is provided on the surface of the second conductivity type base region 2, a second conductivity type gate region 5 is provided apart from the second conductivity type base region 2, and the second conductivity type is provided. A collector region 6 of a second conductivity type on a side opposite to the gate region 5 of the second conductivity type and spaced apart from the base region 2 of the second conductivity type, and the base region 2 of the second conductivity type and the collector region 6 of the second conductivity type. A source region 4 of the first conductivity type is provided between the gate regions 5, an anode region 7 of the second conductivity type is provided on the back surface of the semiconductor substrate of the first conductivity type, and a surface region of the semiconductor substrate of the first conductivity type is provided. Second conductivity type base region 2 and the second conductivity type collector region A control gate 28 is provided at a portion sandwiched by the insulating film 38, and the first conductive type emitter region 3, the second conductive type collector region 6 and the first conductive type source region 4 are connected to the cathode electrode 13. The second conductive type gate region 5 and the control gate 28 are connected to the gate electrode 15, and the second conductive type anode region 7 is connected to the anode electrode 17. is there.

【0008】[0008]

【作用】図1に示す半導体装置の主電流であるアノード
・カソード間電流は、半導体基板の裏面と表面の間に構
成されている縦型PNPNサイリスタを流れる電流成分
である。主電流が縦型PNPNサイリスタの電流成分で
あるために、本発明の半導体素子のオン電圧は低く、導
通時の損失は低損失となる。
The anode-cathode current, which is the main current of the semiconductor device shown in FIG. 1, is a current component flowing in the vertical PNPN thyristor formed between the back surface and the front surface of the semiconductor substrate. Since the main current is a current component of the vertical PNPN thyristor, the semiconductor element of the present invention has a low on-voltage and a low loss during conduction.

【0009】この半導体装置のオン状態への移行の動作
機構は、カソード電極13が接地電位であるとした場合
に、ゲート電極15に適当な正の電圧が印加されること
により、ゲート・カソード間の横型PNPNサイリスタ
がブレイクオーバー条件に達し、ゲート・カソード間が
導通状態に達することで、アノード・カソード間の主電
流は導通状態へとトリガーされるものである。このゲー
ト・カソード間の横型PNPNサイリスタのブレイクオ
ーバー条件は、第2導電型のベース領域2の幅がアノー
ド・カソード間の縦型PNPNサイリスタの第1導電型
のベース領域1の幅よりも遙に狭いことより、アノード
・カソード間のブレイクオーバー電圧よりも低い電圧で
ゲート・カソード間の横型PNPNサイリスタがブレイ
クオーバーするように設計されている。
The operating mechanism of this semiconductor device for shifting to the ON state is that between the gate and the cathode by applying an appropriate positive voltage to the gate electrode 15 when the cathode electrode 13 is at the ground potential. When the lateral PNPN thyristor reaches the breakover condition and the gate-cathode becomes conductive, the main current between the anode and cathode is triggered to be conductive. The breakover condition of the lateral PNPN thyristor between the gate and the cathode is that the width of the second conductive type base region 2 is much larger than the width of the first conductive type base region 1 of the vertical PNPN thyristor between the anode and the cathode. Due to its narrow width, the lateral PNPN thyristor between the gate and the cathode is designed to break over at a voltage lower than the breakover voltage between the anode and the cathode.

【0010】一方、オフ状態への移行はゲート電極15
に適当な負の電圧が印加されることにより、制御ゲート
28を有するPチャネルMOSFETがオン状態とな
り、このPチャネルMOSFETのソース領域、すなわ
ち、第2導電型のコレクタ領域6がカソード電極13に
接続されているため、アノード・カソード間の縦型PN
PNサイリスタの第2導電型のベース領域2はカソード
電極13とPチャネルMOSFETを介して短絡され、
アノード・カソード間に流れていた主電流はターンオフ
状態へと移行するものである。しかも、この際に第2導
電型のベース領域2より引き出されるゲートターンオフ
電流は、例えば、従来のGTOの場合とは異なり、Pチ
ャネルMOSFETを介してカソード電極13に流れ込
むために、ターンオフ時に大きなゲート駆動電流を必要
としない。このターンオフ時に必要とするゲート駆動電
流(電荷量)はPチャネルMOSFETのチャネルを導
通状態にするのに必要な制御ゲート28への蓄積電荷量
だけであり、従来の静電誘導サイリスタや或いはGTO
と比較して遙に小さなターンオフ時のゲート引き抜き電
流(電荷量)となる。
On the other hand, the gate electrode 15 is turned off.
When a proper negative voltage is applied to the P-channel MOSFET, the P-channel MOSFET having the control gate 28 is turned on, and the source region of the P-channel MOSFET, that is, the second conductivity type collector region 6 is connected to the cathode electrode 13. Vertical PN between anode and cathode
The second conductivity type base region 2 of the PN thyristor is short-circuited with the cathode electrode 13 through the P-channel MOSFET,
The main current flowing between the anode and the cathode shifts to the turn-off state. Moreover, at this time, the gate turn-off current drawn from the second-conductivity-type base region 2 flows into the cathode electrode 13 via the P-channel MOSFET unlike the case of the conventional GTO, so that a large gate turn-off current is obtained. No drive current required. The gate drive current (charge amount) required at the time of turn-off is only the amount of charge accumulated in the control gate 28 necessary to bring the channel of the P-channel MOSFET into the conductive state, and the conventional static induction thyristor or GTO.
The gate extraction current (charge amount) at turn-off is much smaller than that of.

【0011】次に、ゲート・カソード間の耐圧について
説明する。図1に示す構造において、ゲート領域5と制
御ゲート28は共にゲート電極15に接続されており、
また、エミッタ領域3とコレクタ領域6は共にカソード
電極13に接続されている。この素子構造では、ゲート
・カソード間の印加電圧により、第2導電型のゲート領
域5と第1導電型のベース領域1の間のPN接合部に印
加される逆方向電圧により空乏層が広がり、この空乏層
が印加電圧の増大につれて第2導電型のベース領域2に
到達しても第2導電型のベース領域2は、図4に示す従
来構造の半導体装置とは異なり、カソード電極13に接
続されていないために、ここでゲート・カソード間の耐
圧が支配されることはない。図1に示す本発明の半導体
装置では、カソード電極13に接続された第1導電型の
エミッタ領域3と第2導電型のベース領域2の間のPN
接合部に印加される逆方向電圧により広がる空乏層と、
上述したゲート領域5と第1導電型のベース領域1の間
のPN接合部からの空乏層の両者によりパンチスルーす
るゲート・カソード印加電圧まで達した場合か、あるい
はエミッタ領域3と第2導電型のベース領域2の間のP
N接合部で破壊電圧に到達した場合かのいずれか低い方
のゲート・カソード間電圧によってゲート・カソード間
耐圧が支配される。
Next, the breakdown voltage between the gate and the cathode will be described. In the structure shown in FIG. 1, the gate region 5 and the control gate 28 are both connected to the gate electrode 15,
Further, both the emitter region 3 and the collector region 6 are connected to the cathode electrode 13. In this device structure, the depletion layer expands due to the reverse voltage applied to the PN junction between the second conductivity type gate region 5 and the first conductivity type base region 1 by the applied voltage between the gate and the cathode. Even if this depletion layer reaches the second conductivity type base region 2 as the applied voltage increases, the second conductivity type base region 2 is connected to the cathode electrode 13 unlike the conventional semiconductor device shown in FIG. Therefore, the breakdown voltage between the gate and the cathode is not controlled here. In the semiconductor device of the present invention shown in FIG. 1, a PN between a first conductivity type emitter region 3 and a second conductivity type base region 2 connected to a cathode electrode 13.
A depletion layer spread by the reverse voltage applied to the junction,
When the gate-cathode applied voltage is punched through due to both of the depletion layer from the PN junction between the gate region 5 and the first conductivity type base region 1, or when the emitter region 3 and the second conductivity type are reached. Between base regions 2 of
The breakdown voltage between the gate and the cathode is governed by the lower gate-cathode voltage, whichever is lower when the breakdown voltage is reached at the N-junction.

【0012】これは、図4に示す従来の半導体装置にお
けるゲート・カソード間耐圧とは全く異なり、図4の素
子構造の場合におけるゲート・カソード間耐圧の条件に
図1に示す本発明の半導体装置が達しても、ゲート・カ
ソード間耐圧となる条件には該当しない。また、本発明
の半導体装置のアノード・カソード間の主電流のターン
オンをトリガーするゲート・カソード間の横型PNPN
サイリスタのブレイクオーバー条件とも独立に素子設計
することが可能である。
This is completely different from the gate-cathode breakdown voltage in the conventional semiconductor device shown in FIG. 4, and the semiconductor device of the present invention shown in FIG. Even if the voltage reaches, it does not correspond to the condition for the breakdown voltage between the gate and the cathode. In addition, the lateral PNPN between the gate and the cathode that triggers the turn-on of the main current between the anode and the cathode of the semiconductor device of the present invention.
It is possible to design the element independently of the breakover condition of the thyristor.

【0013】なお、図2に示す半導体装置の作用につい
ては、ターンオン制御ゲートが横型PNPNサイリスタ
に代えて、横型PNPトランジスタとなるだけであり、
その詳細は以下に述べる実施例の説明において後述す
る。
Regarding the operation of the semiconductor device shown in FIG. 2, the turn-on control gate is replaced by a lateral PNP thyristor, and a lateral PNP transistor is used.
The details will be described later in the description of the embodiments described below.

【0014】[0014]

【実施例】図1は請求項1記載の制御ゲート付きPNP
Nサイリスタの断面図である。この半導体装置では、N
型の半導体基板よりなるベース領域1の表面にP型のゲ
ート領域5とコレクタ領域6とベース領域2が形成され
ており、ベース領域2の表面にはN型のエミッタ領域3
が形成されており、ベース領域1の裏面にはP型のアノ
ード領域7が形成されている。そして、アノード領域7
にはアノード電極17が接続され、ゲート領域5と制御
ゲート28にはゲート電極15が接続され、エミッタ領
域3とコレクタ領域6にはカソード電極13が接続され
ている。カソード電極13及びゲート電極15は電極の
表面パターンによりそれぞれ相互に接続されており、こ
の半導体素子の外部電極端子は、アノード電極17とカ
ソード電極13とゲート電極15の3端子のみとなる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a PNP with a control gate according to claim 1.
It is a sectional view of an N thyristor. In this semiconductor device, N
P type gate region 5, collector region 6 and base region 2 are formed on the surface of a base region 1 made of a positive type semiconductor substrate, and N type emitter region 3 is formed on the surface of the base region 2.
And a P-type anode region 7 is formed on the back surface of the base region 1. And the anode region 7
Is connected to the anode electrode 17, the gate region 5 and the control gate 28 are connected to the gate electrode 15, and the emitter region 3 and the collector region 6 are connected to the cathode electrode 13. The cathode electrode 13 and the gate electrode 15 are connected to each other by the surface pattern of the electrodes, and the external electrode terminals of this semiconductor element are only the three terminals of the anode electrode 17, the cathode electrode 13 and the gate electrode 15.

【0015】本装置のターンオン制御ゲートとなる第2
導電型のゲート領域5、第1導電型のベース領域1、第
2導電型のベース領域2、第1導電型のエミッタ領域3
によって構成される横型PNPNサイリスタにおいて、
第2導電型のベース領域2の幅は横型PNPNサイリス
タのブレイクオーバー電圧を支配しており、本装置の所
望のターンオントリガー電圧を満足するように第2導電
型のベース領域2の不純物プロファイルが決定される。
ここで、同じ第2導電型のゲート領域5とベース領域2
及びコレクタ領域6は、本装置の不純物拡散領域の形成
工程において、同じ製造工程で形成しても良いし、或い
は別々の製造工程で形成しても良い。また、第2導電型
の拡散領域の不純物プロファイルはゲート領域5、ベー
ス領域2の両者が同一の不純物プロファイルであっても
良いし、別々の不純物プロファイルであっても良い。
The second functioning as the turn-on control gate of this device
Conductivity type gate region 5, first conductivity type base region 1, second conductivity type base region 2, first conductivity type emitter region 3
In a horizontal PNPN thyristor composed of
The width of the second conductivity type base region 2 governs the breakover voltage of the lateral PNPN thyristor, and the impurity profile of the second conductivity type base region 2 is determined so as to satisfy the desired turn-on trigger voltage of this device. To be done.
Here, the same second conductivity type gate region 5 and base region 2
The collector region 6 and the collector region 6 may be formed in the same manufacturing process or different manufacturing processes in the impurity diffusion region forming process of the present device. The impurity profile of the diffusion region of the second conductivity type may be the same in both the gate region 5 and the base region 2 or may be different impurity profiles.

【0016】次に、本装置のターンオフ制御ゲートとな
るPチャネルMOSFETのゲート絶縁膜38の厚さ、
第2導電型のベース領域2とコレクタ領域6の間のチャ
ネル長は、加工精度等の製造技術によって適当に選択さ
れるが、PチャネルMOSFETのゲート容量がそのま
ま本装置のターンオフ時のゲート電荷量となり、また、
チャネル抵抗(PチャネルMOSFETのオン抵抗)が
本装置のターンオフ特性を支配するために、厚いゲート
酸化膜厚、短チャネル長、及び短チャネル幅が望ましい
が、PチャネルMOSFETのゲートしきい値電圧が本
装置のゲートターンオフ電圧となるために、両者を考慮
に入れて、適当な値に設定されている。
Next, the thickness of the gate insulating film 38 of the P-channel MOSFET which becomes the turn-off control gate of this device,
The channel length between the second conductivity type base region 2 and the collector region 6 is appropriately selected depending on the manufacturing technique such as processing accuracy. However, the gate capacitance of the P-channel MOSFET is the same as it is when the device is turned off. And again,
Since the channel resistance (ON resistance of the P-channel MOSFET) governs the turn-off characteristics of this device, a thick gate oxide film thickness, a short channel length, and a short channel width are desirable, but the gate threshold voltage of the P-channel MOSFET is Since it is the gate turn-off voltage of this device, both are taken into consideration and set to an appropriate value.

【0017】なお、図1の実施例では、PチャネルMO
SFETは、ポリシリコンよりなる制御ゲート28とシ
リコン酸化膜よりなる絶縁膜38を有しているが、Pチ
ャネルMOSFETが構成される絶縁ゲート構造であれ
ば、他の構成を用いても良いことは言うまでもない。
In the embodiment of FIG. 1, the P channel MO
The SFET has a control gate 28 made of polysilicon and an insulating film 38 made of a silicon oxide film. However, another structure may be used as long as it has an insulating gate structure of a P channel MOSFET. Needless to say.

【0018】次に、アノード・カソード間の主電流経路
となる縦型PNPNサイリスタを構成する第2導電型の
ベース領域2、第1導電型のエミッタ領域3の不純物プ
ロファイルはアノード・カソード間の主電流特性やター
ンオン/オフの過渡応答特性に影響するが、ゲート・カ
ソード間耐圧の向上のためには、この部分の不純物プロ
ファイルの設定は重要である。本装置のゲート・カソー
ド間耐圧は、第1導電型のエミッタ領域3と第2導電型
のベース領域2の間のPN接合部に印加される逆方向電
圧により広がる空乏層と、第2導電型のゲート領域5と
第1導電型のベース領域1の間のPN接合部からの空乏
層の両者によりパンチスルーするゲート・カソード印加
電圧まで達した場合か、或いは、第1導電型のエミッタ
領域3と第2導電型のベース領域2の間のPN接合部で
破壊電圧に到達した場合かのいずれか低い方のゲート・
カソード間の印加電圧によってゲート・カソード間耐圧
は支配される。このため、特に、第2導電型のベース領
域2の不純物プロファイルを所望の電気特性が得られる
ように設定する必要がある。また、第1導電型のベース
領域1を形成する半導体基板の不純物濃度及びその厚
み、特に第2導電型のベース領域2とアノード領域7の
間の距離は所望のアノード・カソード間耐圧が得られる
ように設定される。
Next, the impurity profile of the second conductivity type base region 2 and the first conductivity type emitter region 3 forming the vertical PNPN thyristor which becomes the main current path between the anode and the cathode is the main profile between the anode and the cathode. Although it affects the current characteristics and the turn-on / off transient response characteristics, it is important to set the impurity profile of this portion in order to improve the breakdown voltage between the gate and the cathode. The breakdown voltage between the gate and the cathode of the present device is the depletion layer spread by the reverse voltage applied to the PN junction between the first conductivity type emitter region 3 and the second conductivity type base region 2, and the second conductivity type. When the gate-cathode applied voltage is punched through by the depletion layer from the PN junction between the gate region 5 and the first conductivity type base region 1 or the first conductivity type emitter region 3 is reached. And the second conductivity type base region 2 at the PN junction where the breakdown voltage is reached, whichever is lower.
The withstand voltage between the gate and the cathode is controlled by the applied voltage between the cathodes. Therefore, it is particularly necessary to set the impurity profile of the second conductivity type base region 2 so as to obtain desired electrical characteristics. Further, the impurity concentration and thickness of the semiconductor substrate forming the first conductivity type base region 1, particularly the distance between the second conductivity type base region 2 and the anode region 7, provides a desired breakdown voltage between the anode and the cathode. Is set as follows.

【0019】図2は請求項2記載の制御ゲート付きPN
PNサイリスタの断面図である。この構造では、図1の
半導体装置において、前記第2導電型のベース領域2と
前記第2導電型のゲート領域5の間に第1導電型のソー
ス領域4を設け、このソース領域4をカソード電極13
に接続したものである。この半導体装置のオン状態への
移行の動作機構は、カソード電極13が接地電位である
とした場合に、ゲート電極15に適当な正の電圧が印加
され、第2導電型のゲート領域5と第1導電型のベース
領域1及び第2導電型のベース領域2の間に形成される
横型PNPトランジスタがオン状態になることにより、
この横型PNPトランジスタにコレクタ電流が流れて、
この電流が縦型PNPNサイリスタのターンオントリガ
ー電流となることによりアノード・カソード間が導通す
るものである。本装置において、ターンオン制御ゲート
となる第2導電型のゲート領域5と第1導電型のベース
領域1及び第2導電型のベース領域2によって構成され
る横型PNPトランジスタのベース幅、すなわち、ゲー
ト領域5と第2導電型のベース領域2の間の距離は、こ
の横型PNPトランジスタの電流注入効率、並びに、ゲ
ート領域5と第2導電型のベース領域2によって構成さ
れる静電誘導ゲートのスレショルド電圧によって決定さ
れる。その他の構成及び動作については、図1の実施例
と同様である。
FIG. 2 shows a PN with a control gate according to claim 2.
It is a sectional view of a PN thyristor. With this structure, in the semiconductor device of FIG. 1, a source region 4 of the first conductivity type is provided between the base region 2 of the second conductivity type and the gate region 5 of the second conductivity type, and the source region 4 is used as the cathode. Electrode 13
Connected to. This semiconductor device has an operating mechanism of transition to the ON state, in which, when the cathode electrode 13 is at the ground potential, an appropriate positive voltage is applied to the gate electrode 15 and the second conductivity type gate region 5 and By turning on the lateral PNP transistor formed between the first conductivity type base region 1 and the second conductivity type base region 2,
A collector current flows through this lateral PNP transistor,
This current becomes a turn-on trigger current of the vertical PNPN thyristor, so that conduction is established between the anode and the cathode. In the present device, the base width of the lateral PNP transistor constituted by the second conductivity type gate region 5 serving as the turn-on control gate, the first conductivity type base region 1 and the second conductivity type base region 2, that is, the gate region. The distance between 5 and the second conductivity type base region 2 depends on the current injection efficiency of the lateral PNP transistor and the threshold voltage of the static induction gate formed by the gate region 5 and the second conductivity type base region 2. Determined by Other configurations and operations are similar to those of the embodiment shown in FIG.

【0020】なお、図示実施例では、第1導電型をN
型、第2導電型をP型としているが、これとは逆に、第
1導電型がP型、第2導電型がN型であっても構わな
い。
In the illustrated embodiment, the first conductivity type is N
Although the type and the second conductivity type are P-type, conversely, the first conductivity type may be P-type and the second conductivity type may be N-type.

【0021】[0021]

【発明の効果】請求項1記載の制御ゲート付きPNPN
サイリスタでは、アノード・カソード間の主電流路を縦
型PNPNサイリスタで構成し、このサイリスタのター
ンオン制御ゲートを横型PNPNサイリスタで構成し、
ターンオフ制御ゲートを絶縁ゲート型のトランジスタで
構成したものであるから、ターンオフ時のゲート駆動電
流が小さくて済み、大電流を高速度で制御でき、ターン
オフとターンオンのスイッチング特性を独立に設計可能
なゲート構造とすることができ、しかも、制御ゲートの
電気特性とは独立にゲート・カソード間耐圧を高く設計
できるという効果がある。
The PNPN with the control gate according to claim 1
In the thyristor, the main current path between the anode and the cathode is composed of a vertical PNPN thyristor, and the turn-on control gate of this thyristor is composed of a lateral PNPN thyristor.
Since the turn-off control gate which is constituted by an insulated gate transistor, only a small gate drive current at the turn-off time can be controlled a large current at a high speed, turn
Switching characteristics of off and turn-on can be designed independently
It is possible to obtain a high gate structure and to design a high gate-cathode breakdown voltage independently of the electrical characteristics of the control gate.

【0022】また、請求項2記載の制御ゲート付きPN
PNサイリスタでは、アノード・カソード間の主電流路
を縦型PNPNサイリスタで構成し、このサイリスタの
ターンオン制御ゲートを横型PNPトランジスタで構成
し、ターンオフ制御ゲートを絶縁ゲート型のトランジス
タで構成したものであるから、ターンオフ時のゲート駆
動電流が小さくて済み、大電流を高速度で制御でき、
ーンオフとターンオンのスイッチング特性を独立に設計
可能なゲート構造とすることができ、しかも、制御ゲー
トの電気特性とは独立にゲート・カソード間耐圧を高く
設計できるという効果がある。
A PN with a control gate according to claim 2
In the PN thyristor, the main current path between the anode and the cathode is composed of a vertical PNPN thyristor, the turn-on control gate of this thyristor is composed of a lateral PNP transistor, and the turn-off control gate is composed of an insulated gate transistor. Therefore, the gate drive current at turn-off is small, and large current can be controlled at high speed .
Independent design of turn-off and turn-on switching characteristics
There is an effect that it is possible to have a possible gate structure and, moreover, the withstand voltage between the gate and the cathode can be designed to be high independently of the electrical characteristics of the control gate.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の断面図である。FIG. 1 is a sectional view of an embodiment of the present invention.

【図2】本発明の他の実施例の断面図である。FIG. 2 is a sectional view of another embodiment of the present invention.

【図3】従来例の断面図である。FIG. 3 is a sectional view of a conventional example.

【図4】他の従来例の断面図である。FIG. 4 is a sectional view of another conventional example.

【符号の説明】[Explanation of symbols]

1 N型のベース領域 2 P型のベース領域 3 エミッタ領域 4 ソース領域 5 ゲート領域 6 コレクタ領域 7 アノード領域 13 カソード電極 15 ゲート電極 17 アノード電極 28 制御ゲート 1 N-type base region 2 P-type base region 3 Emitter region 4 Source region 5 Gate region 6 Collector region 7 Anode region 13 Cathode electrode 15 Gate electrode 17 Anode electrode 28 Control gate

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1導電型の半導体基板をベース領域
とし、前記第1導電型の半導体基板の表面に第2導電型
のベース領域を設け、前記第2導電型のベース領域の表
面に第1導電型のエミッタ領域を設け、前記第2導電型
のベース領域から離間して第2導電型のゲート領域を設
け、前記第2導電型のベース領域から離間して前記第2
導電型のゲート領域とは反対側に第2導電型のコレクタ
領域を設け、前記第1導電型の半導体基板の裏面に第2
導電型のアノード領域を設け、前記第1導電型の半導体
基板の表面における第2導電型のベース領域と前記第2
導電型のコレクタ領域に挟まれた部分に絶縁膜を介して
制御ゲートを設け、前記第1導電型のエミッタ領域と第
2導電型のコレクタ領域はカソード電極に接続され、前
記第2導電型のゲート領域と前記制御ゲートはゲート電
極に接続され、前記第2導電型のアノード領域はアノー
ド電極に接続されていることを特徴とする制御ゲート付
きPNPNサイリスタ。
1. A first conductivity type semiconductor substrate is used as a base region, a second conductivity type base region is provided on a surface of the first conductivity type semiconductor substrate, and a second conductivity type base region is provided on a surface of the second conductivity type base region. A first-conductivity-type emitter region is provided, a second-conductivity-type gate region is provided separately from the second-conductivity-type base region, and a second-conductivity-type base region is provided separately from the second-conductivity-type base region.
A second conductivity type collector region is provided on the side opposite to the conductivity type gate region, and a second conductivity type collector region is provided on the back surface of the first conductivity type semiconductor substrate.
A conductive type anode region is provided, and the second conductive type base region and the second conductive type base region on the surface of the first conductive type semiconductor substrate are provided.
A control gate is provided in a portion sandwiched between conductive type collector regions via an insulating film, the first conductive type emitter region and the second conductive type collector region are connected to a cathode electrode, and the second conductive type A PNPN thyristor with a control gate, wherein a gate region and the control gate are connected to a gate electrode, and the second conductivity type anode region is connected to an anode electrode.
【請求項2】 第1導電型の半導体基板をベース領域
とし、前記第1導電型の半導体基板の表面に第2導電型
のベース領域を設け、前記第2導電型のベース領域の表
面に第1導電型のエミッタ領域を設け、前記第2導電型
のベース領域から離間して第2導電型のゲート領域を設
け、前記第2導電型のベース領域から離間して前記第2
導電型のゲート領域とは反対側に第2導電型のコレクタ
領域を設け、前記第2導電型のベース領域と前記第2導
電型のゲート領域の間に第1導電型のソース領域を設
け、前記第1導電型の半導体基板の裏面に第2導電型の
アノード領域を設け、前記第1導電型の半導体基板の表
面における第2導電型のベース領域と前記第2導電型の
コレクタ領域に挟まれた部分に絶縁膜を介して制御ゲー
トを設け、前記第1導電型のエミッタ領域と第2導電型
のコレクタ領域と第1導電型のソース領域はカソード電
極に接続され、前記第2導電型のゲート領域と前記制御
ゲートはゲート電極に接続され、前記第2導電型のアノ
ード領域はアノード電極に接続されていることを特徴と
する制御ゲート付きPNPNサイリスタ。
2. A first conductivity type semiconductor substrate is used as a base region, a second conductivity type base region is provided on a surface of the first conductivity type semiconductor substrate, and a second conductivity type base region is formed on a surface of the second conductivity type base region. A first-conductivity-type emitter region is provided, a second-conductivity-type gate region is provided separately from the second-conductivity-type base region, and a second-conductivity-type base region is provided separately from the second-conductivity-type base region.
A second conductivity type collector region is provided on the side opposite to the conductivity type gate region, and a first conductivity type source region is provided between the second conductivity type base region and the second conductivity type gate region. A second conductivity type anode region is provided on the back surface of the first conductivity type semiconductor substrate, and is sandwiched between a second conductivity type base region and the second conductivity type collector region on the surface of the first conductivity type semiconductor substrate. A control gate is provided in an isolated portion through an insulating film, and the first conductive type emitter region, the second conductive type collector region, and the first conductive type source region are connected to a cathode electrode, and the second conductive type is formed. The PNPN thyristor with a control gate, wherein the gate region and the control gate are connected to a gate electrode, and the anode region of the second conductivity type is connected to the anode electrode.
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