JP2543878B2 - Parallel processing system - Google Patents
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数の処理装置がメッシュ状に結合され
た並列処理システムに係わり、特に処理装置間の情報転
送速度を向上させるようにした並列処理システムに関す
る。The present invention relates to a parallel processing system in which a plurality of processing devices are connected in a mesh shape, and particularly to improve information transfer speed between the processing devices. The present invention relates to a parallel processing system adapted to do so.
（従来の技術） 従来より、並列処理システムにおける複数の処理装置
間の結合方式として２次元メッシュ結合方式が知られて
いる。この２次元メッシュ結合方式は、複数の処理装置
を２次元的に配列し、隣接する上下左右の処理装置間に
情報転送路を設ける方式である。(Prior Art) Conventionally, a two-dimensional mesh connection method has been known as a connection method between a plurality of processing devices in a parallel processing system. This two-dimensional mesh connection method is a method in which a plurality of processing devices are two-dimensionally arranged and an information transfer path is provided between adjacent processing devices on the left, right, top and bottom.
第４図に12×12の２次元メッシュ結合方式を示す。各
処理装置１毎に４本の情報転送路２を備えている。そし
て、これら４本の情報転送路２は、処理装置１が上下左
右の端部に位置している場合には、上下左右の端部に位
置している処理装置１同士を結合して、縦横１列の処理
装置１をリング状に接続したものとなっている。Fig. 4 shows a 12x12 two-dimensional mesh connection method. Each processing device 1 is provided with four information transfer paths 2. When the processing device 1 is located at the upper, lower, left, and right ends, these four information transfer paths 2 connect the processing devices 1 located at the upper, lower, left, and right ends to connect them vertically and horizontally. The processing devices 1 in one row are connected in a ring shape.
このシステムでは、マシンサイクルの１ステップで１
つの情報転送路を介して情報転送が行われるので、任意
の処理装置間で情報転送を行なう場合には、これら処理
装置間に介在する情報転送路の数に相当するステップ数
が情報転送時間として必要になる。従って、第４図のシ
ステムでは、例えば（0,0）の処理装置から（6,6）（図
示せず）の処理装置までの情報転送に12ステップを要す
ることになる。一般に、Ｎ個の処理装置で構成されるシ
ステムでは、処理装置間の距離の最大値は であり、従って情報転送に要する最大ステップ数も となる。このため、システムの大規模化が進み、結合す
る処理装置の数が増加すると、処理装置間の転送遅延が
無視できなくなるという問題があった。In this system, 1 in 1 step of machine cycle
Since information is transferred via one information transfer path, when information is transferred between arbitrary processing devices, the number of steps corresponding to the number of information transfer paths interposed between these processing devices is used as the information transfer time. You will need it. Therefore, in the system of FIG. 4, for example, 12 steps are required to transfer information from the processing device (0,0) to the processing device (6,6) (not shown). Generally, in a system consisting of N processors, the maximum distance between processors is Therefore, the maximum number of steps required to transfer information is also Becomes For this reason, there has been a problem that when the scale of the system is increased and the number of processing devices to be coupled is increased, the transfer delay between the processing devices cannot be ignored.
（発明が解決しようとする問題点） このように、従来、複数の処理装置をメッシュ状に結
合してなる並列処理装置では、結合する処理装置の数が
増加するのに伴い、処理装置間の情報転送に多大な時間
を要するという問題があった。(Problems to be Solved by the Invention) As described above, conventionally, in a parallel processing device in which a plurality of processing devices are connected in a mesh shape, as the number of processing devices to be connected increases, There is a problem that it takes a lot of time to transfer information.
本発明は、以上の問題点を解決し、処理装置間の情報
転送に要する時間を大幅に減少させることができる並列
処理システムを提供することを目的としている。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above problems and provide a parallel processing system capable of significantly reducing the time required to transfer information between processing devices.
［発明の構成］ （問題点を解決するための手段） 本発明は、複数の処理装置をメッシュ状に結合して構
成された並列処理システムにおいて、前記複数の処理装
置を、さらに所定の数の処理装置ずつサブメッシュにま
とめ、各サブメッシュ間に、前記処理装置間で伝送され
るメッセージをサブメッシュ単位で多方向にバイパス可
能とするバイパス装置を設け、同一のサブメッシュに接
続される前記バイパス装置同士を相互に直結し、前記バ
イパス装置は、前記メッセージに含まれる伝送先の処理
装置の識別情報と、バイパス対象となるサブメッシュに
含まれる処理装置の識別情報とを比較することにより、
前記メッセージを該サブメッシュに取り込むかまたはバ
イパスするかを決定するとともに、バイパスする場合に
前記メッセージのバイパス先となるバイパス装置を決定
する手段と、決定されたバイパス装置または該サブメッ
シュに前記メッセージを転送する手段とを有することを
特徴とする。[Configuration of the Invention] (Means for Solving the Problems) The present invention is a parallel processing system configured by connecting a plurality of processing devices in a mesh shape, wherein the plurality of processing devices are further provided in a predetermined number. The bypasses are connected to the same sub-mesh by providing a bypass device for grouping the processing devices into sub-mesh, and allowing a message transmitted between the processing devices to be bypassed in multi-directions in units of sub-mesh between the sub-meshes. By directly connecting the devices to each other, the bypass device, by comparing the identification information of the processing device of the transmission destination included in the message, and the identification information of the processing device included in the sub-mesh to be bypassed,
Means for determining whether to take or bypass the message into the sub-mesh, and means for deciding a bypass device to which the message is to be bypassed when bypassing, and the message to the determined bypass device or the sub-mesh. And means for transferring.
（作用） 本発明によれば、複数の処理装置をさらに所定の数の
処理装置ずつサブメッシュにまとめるとともに、これら
サブメッシュ間にバイパス装置を設け、このバイパス装
置によって前記処理装置間の情報伝送を前記サブメッシ
ュ単位でバイパスさせるようにしている。したがって、
情報転送を行なう処理装置間に複数のサブメッシュが介
在する場合には、これらサブメッシュ内の個々の処理装
置間の転送が省略される分だけ情報転送に要するステッ
プ数を減らすことができ、情報転送時間を減少させるこ
とができる。(Operation) According to the present invention, a plurality of processing devices are further grouped into a sub-mesh by a predetermined number of processing devices, and a bypass device is provided between these sub-mesh, and information transmission between the processing devices is performed by the bypass device. The sub-mesh unit is bypassed. Therefore,
When a plurality of sub-meshes intervene between processing devices that transfer information, the number of steps required for information transfer can be reduced by the amount that transfer between individual processing devices in these sub-mesh is omitted. The transfer time can be reduced.
（実施例） 第１図に本発明の一実施例を示す。(Embodiment) FIG. 1 shows an embodiment of the present invention.
このシステムは、複数のサブメッシュ11を格子状に接
続するとともに、各サブメッシュ11の上下左右にバイパ
ス手段12を配して構成されている。This system is configured by connecting a plurality of sub-meshes 11 in a grid pattern and arranging bypass means 12 on the upper, lower, left and right sides of each sub-mesh 11.
１つのサブメッシュ11に着目すると、これは例えば第
２図に示すように、４×４の処理装置を前述したように
（第４図）接続して構成されている。また、各バイパス
手段12は、第３図に示すように、図示しないバイパス制
御手段によって上下左右のバイパス手段（U,D,L,R）12
のうちの任意の２つのバイパス手段を相互に接続し得る
構成となっている。Focusing on one sub-mesh 11, this is configured by connecting 4 × 4 processing devices as described above (FIG. 4), as shown in FIG. 2, for example. In addition, as shown in FIG. 3, each bypass means 12 is provided with bypass means (U, D, L, R) 12 for up, down, left and right by a bypass control means (not shown).
Any two of the bypass means can be connected to each other.
バイパス手段12は、次のような動作を行なう。 Bypass means 12 performs the following operation.
ｉ）サブメッシュ11外からの入力のとき メッセージの送信先がサブメッシュ11内であれば、結
合されているサブメッシュ11内の処理装置へ転送する。
送信先がサブメッシュ11の外部に位置していれば、入力
経路となったバイパス手段12を除く他の３つのバイパス
手段12のいずれか１つに転送する。i) When input from outside the sub-mesh 11 If the destination of the message is within the sub-mesh 11, the message is transferred to the processing device within the sub-mesh 11 that is connected.
If the destination is located outside the sub-mesh 11, the data is transferred to any one of the other three bypass means 12 except the bypass means 12 which has become the input path.
例えば、転送先の処理装置の番号として（x,y）が与
えられたとき、第２図に示した（4,4）〜（7,7）の16個
の処理装置を含むサブメッシュ11に結合されたバイパス
手段（U,D,L,R）12のそれぞれの情報転送動作は次のよ
うになる。For example, when (x, y) is given as the number of the processing device of the transfer destination, the sub-mesh 11 including the 16 processing devices of (4, 4) to (7, 7) shown in FIG. The information transfer operation of each of the combined bypass means (U, D, L, R) 12 is as follows.
バイパス手段Ｕの動作 ｘ≧８のとき バイパス手段Ｄに転送 ｙ＜４のとき バイパス手段Ｌに転送 ｙ≧８のとき バイパス手段Ｒに転送 それ以外のとき サブメッシュ内に転送 バイパス手段Ｄの動作 ｘ＜４のとき バイパス手段Ｕに転送 ｙ＜４のとき バイパス手段Ｌに転送 ｙ≧８のとき バイパス手段Ｒに転送 それ以外のとき サブメッシュ内に転送 バイパス手段Ｌの動作 ｙ≧８のとき バイパス手段Ｒに転送 ｘ≧８のとき バイパス手段Ｄに転送 ｘ＜４のとき バイパス手段Ｕに転送 それ以外のとき サブメッシュ内に転送 バイパス手段Ｒの動作 ｙ＜４のとき バイパス手段Ｌに転送 ｘ≧８のとき バイパス手段Ｄに転送 ｘ＜４のとき バイパス手段Ｕに転送 それ以外のとき サブメッシュ内に転送 ii）サブメッシュ外への出力のとき サブメッシュ11の中から送出されたメッセージ及び出
力経路となるバイパス手段12に対して他の３つのバイパ
ス手段12から転送されたメッセージをサブメッシュ11外
に転送する。Operation of Bypass Means U When x ≧ 8 Transfer to Bypass Means D When y <4 Transfer to Bypass Means L When y ≧ 8 Transfer to Bypass Means R Otherwise Transfer to Sub-mesh Operation of Bypass Means x When <4 Transfers to bypass means U When y <4 Transfers to bypass means L When y ≧ 8 Transfers to bypass means R otherwise Transfers to sub-mesh Operation of bypass means L When y ≧ 8 Bypass means Transfer to R When x ≧ 8 Transfer to bypass means D When x <4 Transfer to bypass means U Otherwise Transfer within submesh Operation of bypass means R When y <4 Transfer to bypass means L x ≧ 8 When it is transferred to the bypass means D When x <4 Transferred to the bypass means U At all other times Transferred inside the submesh ii) When output outside the submesh Against bypass means 12 as a message and output path sent from the 11 forwards the message transferred from the other three bypass means 12 to the outer sub-meshes 11.
このように、バイパス手段12は、極めて簡単なロジッ
クで制御が可能である。In this way, the bypass means 12 can be controlled by an extremely simple logic.
なお、サブメッシュ11のサイズは、あまり小さすぎる
とサブメッシュ11間での転送ステップ数が増し、あまり
大きすぎるとサブメッシュ11内の処理装置間での転送ス
テップ数が増してしまう。したがって、これらを考慮し
て最適なサイズに設定するのが好ましい。一例として25
6台の処理装置を用いた並列処理システムにおいて４×
４のサブメッシュを採用した場合を試算すると、従来に
比べて約２倍の転送速度の向上が見込まれる。If the size of the sub-mesh 11 is too small, the number of transfer steps between the sub-mesh 11 increases, and if it is too large, the number of transfer steps between the processing devices in the sub-mesh 11 increases. Therefore, it is preferable to set the optimum size in consideration of these. 25 as an example
4 × in a parallel processing system using 6 processing units
When a trial calculation is performed using the 4 sub-mesh, it is expected that the transfer speed will be improved about twice as much as the conventional one.
なお、本発明は、上述した実施例に限定されるもので
はなく、例えばバイパス手段の結合パターンやメッシュ
サイズ等適宜変更可能である。また、バイパス手段を階
層化して複数段のサブメッシュについてバイパスを行な
うようにすると、更に転送速度の向上を図ることができ
る。It should be noted that the present invention is not limited to the above-described embodiments, and for example, the coupling pattern of the bypass means, the mesh size, etc. can be appropriately changed. Further, if the bypass means is hierarchized and bypass is performed for a plurality of stages of sub-mesh, the transfer speed can be further improved.
［発明の効果］ 以上のように、本発明によれば、複数の処理装置をさ
らに所定の数の処理装置ずつサブメッシュにまとめると
ともに、これらサブメッシュ間にバイパス装置を設け、
このバイパス装置によって前記処理装置間の情報伝送を
前記サブメッシュ単位でバイパスさせるようにしている
ので、転送先の処理装置に到達するまでのステップ数を
減らすことができ、情報転送時間を大幅に減少させるこ
とができる。[Effects of the Invention] As described above, according to the present invention, a plurality of processing devices are further grouped into sub-meshes by a predetermined number of processing devices, and a bypass device is provided between these sub-meshes.
Since the information transmission between the processing devices is bypassed by the sub-mesh unit by this bypass device, it is possible to reduce the number of steps required to reach the processing device of the transfer destination, and to significantly reduce the information transfer time. Can be made.
第１図は本発明の一実施例に係る並列処理システムの構
成図、第２図は同システム内の１つのサブメッシュの詳
細を示す図、第３図は同システムにおけるバイパス手段
の結線状況を示す図、第４図は従来の２次元メッシュ形
並列処理システムの構成図である。 １……処理装置、２……情報転送路、11……サブメッシ
ュ、12……バイパス手段。FIG. 1 is a configuration diagram of a parallel processing system according to an embodiment of the present invention, FIG. 2 is a diagram showing details of one submesh in the system, and FIG. 3 is a connection state of bypass means in the system. FIG. 4 and FIG. 4 are configuration diagrams of a conventional two-dimensional mesh parallel processing system. 1 ... Processor, 2 ... Information transfer path, 11 ... Submesh, 12 ... Bypass means.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴岡 節 川崎市幸区小向東芝町１番地 株式会社 東芝総合研究所内 (56)参考文献 特開 昭56−123053（ＪＰ，Ａ) 特開 昭57−132226（ＪＰ，Ａ) 情報処理学会第31回（昭和60年後期) 全国大会講演論文集，ＶＯＬ．31，Ｎ Ｏ．１，Ｐ．173−174，（1985），「Ｗ ＳＩ向き並列信号処理プロセッサのＦＦ Ｔアルゴリズム」，大内他 情報処理学会第31回（昭和60年後期) 全国大会講演論文集，ＶＯＬ．31，Ｎ Ｏ．１，Ｐ．175−176，（1985），「Ｗ ＳＩ向き並列信号処理プロセッサのアー キテクチャ」，森他 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Setsu Suzuoka 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Toshiba Research Laboratory Co., Ltd. (56) Reference JP 56-123053 (JP, A) JP 57 -132226 (JP, A) Proc. Of the 31st Annual Conference of IPSJ (Late 1985), VOL. 31, NO. 1, P. 173-174, (1985), "FFT algorithm for parallel signal processor for WSI", Ouchi et al. IPSJ 31st (late 1960) Proceedings of the national conference, VOL. 31, NO. 1, P. 175-176, (1985), “Architecture of parallel signal processor for WSI”, Mori et al.
Claims (1)
成された並列処理システムにおいて、 前記複数の処理装置を、さらに所定の数の処理装置ずつ
サブメッシュにまとめ、 各サブメッシュ間に、前記処理装置間で伝送されるメッ
セージをサブメッシュ単位で多方向にバイパス可能とす
るバイパス装置を設け、 同一のサブメッシュに接続される前記バイパス装置同士
を相互に直結し、 前記バイパス装置は、前記メッセージに含まれる伝送先
の処理装置の識別情報と、バイパス対象となるサブメッ
シュに含まれる処理装置の識別情報とを比較することに
より、前記メッセージを該サブメッシュに取り込むかま
たはバイパスするかを決定するとともに、バイパスする
場合に前記メッセージのバイパス先となるバイパス装置
を決定する手段と、決定されたバイパス装置または該サ
ブメッシュに前記メッセージを転送する手段とを有する
ことを特徴とする並列処理システム。1. A parallel processing system configured by connecting a plurality of processing devices in a mesh form, wherein the plurality of processing devices are further grouped into sub-meshes by a predetermined number of processing devices, and between each sub-mesh, A bypass device is provided that allows a message transmitted between the processing devices to be bypassed in multiple directions in sub-mesh units, and the bypass devices connected to the same sub-mesh are directly connected to each other, and the bypass device is the By comparing the identification information of the processing device of the transmission destination included in the message with the identification information of the processing device included in the sub-mesh to be bypassed, it is determined whether the message is taken into the sub-mesh or bypassed. And a means for determining a bypass device to which the message is to be bypassed when bypassing, A parallel processing system comprising: a specified bypass device or means for transferring the message to the sub-mesh.
Priority Applications (1)
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|---|---|---|---|
| JP62078570A JP2543878B2 (en) | 1987-03-31 | 1987-03-31 | Parallel processing system |
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| JP62078570A JP2543878B2 (en) | 1987-03-31 | 1987-03-31 | Parallel processing system |
Publications (2)
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| JPS63245553A JPS63245553A (en) | 1988-10-12 |
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ID=13665556
Family Applications (1)
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| JP62078570A Expired - Fee Related JP2543878B2 (en) | 1987-03-31 | 1987-03-31 | Parallel processing system |
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Families Citing this family (3)
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Family Cites Families (3)
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| JPS5829550B2 (en) * | 1980-03-04 | 1983-06-23 | 日本電信電話株式会社 | Inter-processor high-speed data transfer method |
| JPS57132226A (en) * | 1981-02-06 | 1982-08-16 | Nippon Telegr & Teleph Corp <Ntt> | Interprocessor data transfer system |
| JPS6028345A (en) * | 1983-07-26 | 1985-02-13 | Fujitsu Ltd | Communication system in parallel computer |
-
1987
- 1987-03-31 JP JP62078570A patent/JP2543878B2/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 情報処理学会第３１回（昭和６０年後期）全国大会講演論文集，ＶＯＬ．３１，ＮＯ．１，Ｐ．１７３−１７４，（１９８５），「ＷＳＩ向き並列信号処理プロセッサのＦＦＴアルゴリズム」，大内他 |
| 情報処理学会第３１回（昭和６０年後期）全国大会講演論文集，ＶＯＬ．３１，ＮＯ．１，Ｐ．１７５−１７６，（１９８５），「ＷＳＩ向き並列信号処理プロセッサのアーキテクチャ」，森他 |
Also Published As
| Publication number | Publication date |
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| JPS63245553A (en) | 1988-10-12 |
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