JP2532976B2 - ファジィ知識ベ―ス構築装置 - Google Patents
ファジィ知識ベ―ス構築装置Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ファジィルールに基づいて制御を行うファ
ジィ制御装置のための、ファジィ知識ベースを構築する
ファジィ知識ベース構築装置に関するものである。
ジィ制御装置のための、ファジィ知識ベースを構築する
ファジィ知識ベース構築装置に関するものである。
（ロ）従来の技術 ファジィ制御は、メンバシップ関数とファジィルール
からなるファジィ知識に基づいて、例えば制御（応答）
偏差やその差分情報から制御対象に応じた最適な操作量
を演算により求めて制御を行う。
からなるファジィ知識に基づいて、例えば制御（応答）
偏差やその差分情報から制御対象に応じた最適な操作量
を演算により求めて制御を行う。
これにより、従来のPID（比例，積分，微分）制御な
どでは得られない非線形で且つ可変ゲインが容易に実現
でき、高精度の制御が可能である。このため、非常に多
くの制御系への適用がされている。
どでは得られない非線形で且つ可変ゲインが容易に実現
でき、高精度の制御が可能である。このため、非常に多
くの制御系への適用がされている。
良好なファジィ制御を行うためには、制御対象に適し
たファジィ知識の構築が重要である。
たファジィ知識の構築が重要である。
そこで、例えば、「自己調整ファジィ制御装置の設
計」（1989年、第５回ファジィシステムシンポジウム講
演論文集、第89頁乃至第94頁）では、前件部変数として
制御偏差、制御偏差の１階差分、制御偏差の２階差分を
とり、後件部変数として操作量の１階差分をとり、３つ
の前件部変数を夫々Ｎ（negative:負）、Ｚ（zero:
零）、Ｐ（positive:正）にファジィ分割した結果から
得られるファジィ制御ルールから構成されるファジィ制
御装置において、ファジィ制御装置の入出力値を規格化
するスケーリングファクタを学習により調整した後、制
御動作中に制御応答がサンプリングにより得られた時点
で、ファジィ制御ルールの結論部（後件部における操作
量）を修正して目標の応答を得るようにファジィ制御ル
ールの自動チューニングを行っている。
計」（1989年、第５回ファジィシステムシンポジウム講
演論文集、第89頁乃至第94頁）では、前件部変数として
制御偏差、制御偏差の１階差分、制御偏差の２階差分を
とり、後件部変数として操作量の１階差分をとり、３つ
の前件部変数を夫々Ｎ（negative:負）、Ｚ（zero:
零）、Ｐ（positive:正）にファジィ分割した結果から
得られるファジィ制御ルールから構成されるファジィ制
御装置において、ファジィ制御装置の入出力値を規格化
するスケーリングファクタを学習により調整した後、制
御動作中に制御応答がサンプリングにより得られた時点
で、ファジィ制御ルールの結論部（後件部における操作
量）を修正して目標の応答を得るようにファジィ制御ル
ールの自動チューニングを行っている。
このように、一旦構築したファジィ知識（上述の例で
はそのうちのファジィルールに対して）の修正を行うこ
とでファジィ知識の制御系に対する最適化が行われる。
はそのうちのファジィルールに対して）の修正を行うこ
とでファジィ知識の制御系に対する最適化が行われる。
（ハ）発明が解決しようとする課題 しかしながら、ファジィ知識の修正をするためには、
修正する前の初期のファジィ知識を予め構築する必要が
ある。
修正する前の初期のファジィ知識を予め構築する必要が
ある。
従来は、初期のファジィ知識は、設計者が、入力変数
に対して適当なファジィ分割を与え、更にメンバシップ
関数とファジィルールの初期値を考えて、構築しなけれ
ばならない。しかし、ファジィ知識を何もない状態から
構築するのは容易ではなかった。
に対して適当なファジィ分割を与え、更にメンバシップ
関数とファジィルールの初期値を考えて、構築しなけれ
ばならない。しかし、ファジィ知識を何もない状態から
構築するのは容易ではなかった。
また、このとき、ファジィ知識に不適当な初期値を設
定すると、十分な収束性が確保できず、良好な制御がで
きない虞があった。
定すると、十分な収束性が確保できず、良好な制御がで
きない虞があった。
本発明は、斯様な点に鑑みて成されたもので、良好な
制御が可能なファジィ知識を自動的に作成し、ファジィ
知識ベースとして構築するファジィ知識ベース構築装置
を提供するものである。
制御が可能なファジィ知識を自動的に作成し、ファジィ
知識ベースとして構築するファジィ知識ベース構築装置
を提供するものである。
（ニ）課題を解決するための手段 本発明は、PIDパラメータのうちPI、PD若しくはPIDパ
ラメータを格納するパラメータ格納手段と、前件部変数
となる入力変数の分割数及び範囲を格納する分割情報格
納手段と、該分割情報格納手段に格納された分割数及び
範囲に応じて入力変数をファジィ分割してその入力変数
のメンバシップ関数を生成する入力変数分割手段と、該
入力変数分割手段で分割された入力変数の各分割部分の
代表値と前記パラメータ格納手段に格納されたパラメー
タの値に従って簡略化ファジィモデルにおけるファジィ
ルールの後件部実数値を計算しファジィルールを生成す
る後件部決定手段と、該後件部決定手段で生成されたフ
ァジィルールと前記入力変数分割手段で生成されたメン
バシップ関数を記憶するファジィ知識記憶手段とを備え
るものである。
ラメータを格納するパラメータ格納手段と、前件部変数
となる入力変数の分割数及び範囲を格納する分割情報格
納手段と、該分割情報格納手段に格納された分割数及び
範囲に応じて入力変数をファジィ分割してその入力変数
のメンバシップ関数を生成する入力変数分割手段と、該
入力変数分割手段で分割された入力変数の各分割部分の
代表値と前記パラメータ格納手段に格納されたパラメー
タの値に従って簡略化ファジィモデルにおけるファジィ
ルールの後件部実数値を計算しファジィルールを生成す
る後件部決定手段と、該後件部決定手段で生成されたフ
ァジィルールと前記入力変数分割手段で生成されたメン
バシップ関数を記憶するファジィ知識記憶手段とを備え
るものである。
（ホ）作用 パラメータ格納手段にPID制御を行うためのPIDパラメ
ータが格納され、分割情報格納手段に入力変数の分割数
及び範囲が格納されると、入力変数分割手段で前件部変
数となる入力変数の標準的なファジィ分割がされ、メン
バシップ関数が生成される。そして、後件部決定手段で
入力変数の状態に応じて、パラメータ格納手段に格納さ
れたパラメータに従い後件部が計算される。而して、あ
る前件部変数に対する後件部が決定し、自動的にファジ
ィルールが生成される。
ータが格納され、分割情報格納手段に入力変数の分割数
及び範囲が格納されると、入力変数分割手段で前件部変
数となる入力変数の標準的なファジィ分割がされ、メン
バシップ関数が生成される。そして、後件部決定手段で
入力変数の状態に応じて、パラメータ格納手段に格納さ
れたパラメータに従い後件部が計算される。而して、あ
る前件部変数に対する後件部が決定し、自動的にファジ
ィルールが生成される。
（ヘ）実施例 第１図は、本発明装置一実施例の概略構成図である。
（１）は第２図に示すPID制御装置において良好なPID
制御を行うために最適化されたPIDパラメータを格納す
るパラメータ格納手段としてのパラメータレジスタ、
（２）はファジィルールの前件部変数となる入力変数の
ファジィ分割数と、その範囲（例えば変数が取り得る最
大値及び最小値）を、各入力変数毎に格納する分割情報
格納手段としての分割情報レジスタで、これらパラメー
タレジスタ（１）、分割情報レジスタ（２）には、キー
ボードを備えた入力回路（３）からの操作により夫々の
値が入力格納される。
制御を行うために最適化されたPIDパラメータを格納す
るパラメータ格納手段としてのパラメータレジスタ、
（２）はファジィルールの前件部変数となる入力変数の
ファジィ分割数と、その範囲（例えば変数が取り得る最
大値及び最小値）を、各入力変数毎に格納する分割情報
格納手段としての分割情報レジスタで、これらパラメー
タレジスタ（１）、分割情報レジスタ（２）には、キー
ボードを備えた入力回路（３）からの操作により夫々の
値が入力格納される。
（４）は、分割情報レジスタ（２）に格納された入力
変数の分割情報に基づいて、各入力変数を設定された分
割数にファジィ分割し、標準的なメンバシップ関数を生
成する入力変数分割手段としての入力変数分割回路であ
る。
変数の分割情報に基づいて、各入力変数を設定された分
割数にファジィ分割し、標準的なメンバシップ関数を生
成する入力変数分割手段としての入力変数分割回路であ
る。
（５）は、入力変数分割回路（４）で分割された入力
変数の各ラベルの代表値（メンバシップ関数の成立度が
１の値）を入力し、パラメータレジスタ（１）に格納さ
れたPIDパラメータからファジィルールの後件部とする
出力値を計算してファジィルールを生成する後件部決定
手段としてのファジィルール生成回路で、超平面フィー
ドバック則生成部（６）にPIDパラメータに基づいて設
定された超平面フィードバック則に従って後件部の計算
を行う。
変数の各ラベルの代表値（メンバシップ関数の成立度が
１の値）を入力し、パラメータレジスタ（１）に格納さ
れたPIDパラメータからファジィルールの後件部とする
出力値を計算してファジィルールを生成する後件部決定
手段としてのファジィルール生成回路で、超平面フィー
ドバック則生成部（６）にPIDパラメータに基づいて設
定された超平面フィードバック則に従って後件部の計算
を行う。
（７）は、入力変数分割回路（４）で生成された各入
力変数（前件部変数）のメンバシップ関数と、ファジィ
ルール生成回路（５）で生成されたファジィルールを記
憶するファジィルール知識記憶手段としてのファジィ知
識ベースである。
力変数（前件部変数）のメンバシップ関数と、ファジィ
ルール生成回路（５）で生成されたファジィルールを記
憶するファジィルール知識記憶手段としてのファジィ知
識ベースである。
ここで、PIDパラメータについて、第２図に示すPID制
御装置と共に説明する。
御装置と共に説明する。
（21）は、制御対象（22）の制御応答ｘを設定値ｒに
制御するためのPID制御装置で、制御対象（22）からの
設定値ｒと現在のサンプル時点ｔにおける制御応答ｘと
の制御偏差ｅ（＝ｘ−ｙ）と、ｅの１階微分deと、ｅに
２階微分d2eとがPID演算部（23）に入力され、PID演算
部（23）では、PIDパラメータ記憶部（24）に記憶され
たPIDパラメータKI,KP,KDに基づいて操作量ｍの１階微
分dmを演算し出力する。そして、そのdmを積分器（25）
で時間について１階積分し操作量ｍを制御対象（22）に
出力する。これにより、制御対象（22）の制御応答ｘが
設定値ｒへと制御される。
制御するためのPID制御装置で、制御対象（22）からの
設定値ｒと現在のサンプル時点ｔにおける制御応答ｘと
の制御偏差ｅ（＝ｘ−ｙ）と、ｅの１階微分deと、ｅに
２階微分d2eとがPID演算部（23）に入力され、PID演算
部（23）では、PIDパラメータ記憶部（24）に記憶され
たPIDパラメータKI,KP,KDに基づいて操作量ｍの１階微
分dmを演算し出力する。そして、そのdmを積分器（25）
で時間について１階積分し操作量ｍを制御対象（22）に
出力する。これにより、制御対象（22）の制御応答ｘが
設定値ｒへと制御される。
通常のPID演算は、例えば設定値ｒと現在のサンプル
時点ｔにおける制御応答ｘと制御偏差ｅ（＝ｘ−ｙ）
と、ｅの１階積分（和分）∫edt、ｅの１階微分（差
分）deから制御対象に対する操作量ｍを次式のように演
算する。
時点ｔにおける制御応答ｘと制御偏差ｅ（＝ｘ−ｙ）
と、ｅの１階積分（和分）∫edt、ｅの１階微分（差
分）deから制御対象に対する操作量ｍを次式のように演
算する。
この操作量ｍを得るためのKI,KP,KDがPIDパラメータ
で、制御対象に応じてｘをｒへとより良く制御するよう
に設定される。
で、制御対象に応じてｘをｒへとより良く制御するよう
に設定される。
第２図に示すPID制御装置においては、ファジィ知識
（ファジィルールやメンバシップ関数）に基づくファジ
ィ制御装置の構成を考慮して、上式の微分表現である次
式に基づいてPID演算を行うものとする。
（ファジィルールやメンバシップ関数）に基づくファジ
ィ制御装置の構成を考慮して、上式の微分表現である次
式に基づいてPID演算を行うものとする。
dm＝KI・ｅ＋KP・de＋KD・d2e 即ち、PID演算部（23）ではフィードバック則である
この式に従って演算を行ってdmを出力し、積分器（25）
で積分して操作量ｍが得られる。尚、積分器（25）にお
ける積分開始時刻t0のｍの初期値m0＝ｍ（t0）は、積分
器にて適当に与えられる。
この式に従って演算を行ってdmを出力し、積分器（25）
で積分して操作量ｍが得られる。尚、積分器（25）にお
ける積分開始時刻t0のｍの初期値m0＝ｍ（t0）は、積分
器にて適当に与えられる。
次に本発明一実施例について説明する。
まず、第２図の如きPID制御装置において、最適なPID
制御が実現されるように、PIDパラメータを公知の技術
でチューニングして、最適PIDパラメータを得る。この
最適PIDパラメータをKI ＊,KP ＊,KD ＊とすると、最適PID
パラメータに基づくフィードバック則 P:（e,de,d2e）→dm は、４次元直交空間［ｅ×de×d2e×dm］内の超平面 dm＝KI ＊・ｅ＋KP ＊・de＋KD ＊・d2e で表現される。
制御が実現されるように、PIDパラメータを公知の技術
でチューニングして、最適PIDパラメータを得る。この
最適PIDパラメータをKI ＊,KP ＊,KD ＊とすると、最適PID
パラメータに基づくフィードバック則 P:（e,de,d2e）→dm は、４次元直交空間［ｅ×de×d2e×dm］内の超平面 dm＝KI ＊・ｅ＋KP ＊・de＋KD ＊・d2e で表現される。
この最適化PIDパラメータKI ＊,KP ＊,KD ＊を入力回路
（３）から入力し、パラメータレジスタ（１）に格納す
る。このとき、入力回路（３）のキーボード等を操作し
てパラメータを入力しても、入力回路（３）とPID制御
装置のPIDパラメータ記憶部（24）を接続してオンライ
ンでパラメータを取り込んでも良い。
（３）から入力し、パラメータレジスタ（１）に格納す
る。このとき、入力回路（３）のキーボード等を操作し
てパラメータを入力しても、入力回路（３）とPID制御
装置のPIDパラメータ記憶部（24）を接続してオンライ
ンでパラメータを取り込んでも良い。
尚、PID制御ではなくてPI制御あるいはPD制御だけの
場合には、その制御系に応じて必要なパラメータがパラ
メータレジスタ（１）に格納される。
場合には、その制御系に応じて必要なパラメータがパラ
メータレジスタ（１）に格納される。
更に、パラメータメジスタ（１）に格納されたパラメ
ータの種類に応じて、入力回路（３）からファジィルー
ルの前件部変数となる各入力変数の（e,de,d2eの全部か
一部）の範囲（例えば各変数が取り得る値の最大値、最
小値で定義される）と、その分割数を入力する。
ータの種類に応じて、入力回路（３）からファジィルー
ルの前件部変数となる各入力変数の（e,de,d2eの全部か
一部）の範囲（例えば各変数が取り得る値の最大値、最
小値で定義される）と、その分割数を入力する。
入力された各変数の範囲（定義域）とその分割数は、
分割情報レジスタ（２）に格納される。
分割情報レジスタ（２）に格納される。
分割情報レジスタ（２）に各入力変数の分割情報が格
納されると、入力変数分割回路（４）が各入力変数の標
準的な分割と分割に合わせてメンバシップ関数の作成を
行う。
納されると、入力変数分割回路（４）が各入力変数の標
準的な分割と分割に合わせてメンバシップ関数の作成を
行う。
例えば、e,de,d2eに対して、夫々、範囲（最大値、最
小値）として（emax,−emax）、（demax,−demax）、
（d2emax,−d2emax）が、分割数として全て７が設定さ
れたとすると、第３図に示すように、範囲（定義域）を
入力変数の軸上で７等分する。そして、分割した入力変
数夫々に、分割した部分領域に分割数だけラベルを付
し、各入力変数軸を台集合として標準的なメンバシップ
関数を生成する。標準的なメンバシップ関数としては、
例えば第３図に示すような、分割された各入力変数軸上
の部分領域の中点を成立度１の頂点とし、隣接する２つ
の部分領域の中点（成立度０の点）と頂点を結んだ二等
辺三角形型のものを生成する。但し、部分領域の最大と
最小のメンバシップ関数は二等辺三角形とはならず台形
型のものとなる。また、これに限らず、標準型のメンバ
シップ関数として、部分領域の中点を成立度１の頂点と
するような釣り鐘型のものでも良い。
小値）として（emax,−emax）、（demax,−demax）、
（d2emax,−d2emax）が、分割数として全て７が設定さ
れたとすると、第３図に示すように、範囲（定義域）を
入力変数の軸上で７等分する。そして、分割した入力変
数夫々に、分割した部分領域に分割数だけラベルを付
し、各入力変数軸を台集合として標準的なメンバシップ
関数を生成する。標準的なメンバシップ関数としては、
例えば第３図に示すような、分割された各入力変数軸上
の部分領域の中点を成立度１の頂点とし、隣接する２つ
の部分領域の中点（成立度０の点）と頂点を結んだ二等
辺三角形型のものを生成する。但し、部分領域の最大と
最小のメンバシップ関数は二等辺三角形とはならず台形
型のものとなる。また、これに限らず、標準型のメンバ
シップ関数として、部分領域の中点を成立度１の頂点と
するような釣り鐘型のものでも良い。
更に、入力変数分割回路（４）は、ファジィルールの
前件部変数となる入力変数毎に、生成したメンバシップ
関数の各ラベルの代表値、例えばメンバシップ関数の成
立度が１のときの値、即ち入力変数軸上での各部分領域
の中点の値を、入力変数（前件部変数）の分割数に応じ
た標準型のファジィルールと共にファジィルール生成回
路（５）に出力する。
前件部変数となる入力変数毎に、生成したメンバシップ
関数の各ラベルの代表値、例えばメンバシップ関数の成
立度が１のときの値、即ち入力変数軸上での各部分領域
の中点の値を、入力変数（前件部変数）の分割数に応じ
た標準型のファジィルールと共にファジィルール生成回
路（５）に出力する。
標準型のファジィルールは、PID制御系では、第１の
前件部変数ｅをＬ個、第２の前件部変数deをＭ個、第３
の前件部変数d2eをＮ個にファジィ分割した場合、ファ
ジィルールRijkは、 Rijk:IF e＝ei AND de＝dej AND d2e＝d2ek THEN dm＝dmijk ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N（夫々ラベルに対
応する） で与えられる。
前件部変数ｅをＬ個、第２の前件部変数deをＭ個、第３
の前件部変数d2eをＮ個にファジィ分割した場合、ファ
ジィルールRijkは、 Rijk:IF e＝ei AND de＝dej AND d2e＝d2ek THEN dm＝dmijk ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N（夫々ラベルに対
応する） で与えられる。
尚、この場合は前件部変数がｅとdeとd2eの３つから
なるPID制御系であるが、PI制御系やPD制御系では、夫
々、前件部変数がｅとde、deとd2eとなり、ファジィル
ールRij、Rjkは、 Rij:IF e＝ei AND de＝dej THEN dm＝dmij ｉ＝1,…,L、ｊ＝1,…,M Rjk:IF de＝dej AND d2e＝d2ek THEN dm＝dmjk ｊ＝1,…,M、ｋ＝1,…,N となる。
なるPID制御系であるが、PI制御系やPD制御系では、夫
々、前件部変数がｅとde、deとd2eとなり、ファジィル
ールRij、Rjkは、 Rij:IF e＝ei AND de＝dej THEN dm＝dmij ｉ＝1,…,L、ｊ＝1,…,M Rjk:IF de＝dej AND d2e＝d2ek THEN dm＝dmjk ｊ＝1,…,M、ｋ＝1,…,N となる。
さて、超平面フィードバック則生成部（６）では、パ
ラメータレジスタ（１）に格納されたPIDパラメータKI
＊,KP ＊,KD ＊から、これらパラメータに基づくフィード
バック則 dm＝KI ＊・ｅ＋KP ＊・de＋KD ＊・d2e を生成し保持しておく。
ラメータレジスタ（１）に格納されたPIDパラメータKI
＊,KP ＊,KD ＊から、これらパラメータに基づくフィード
バック則 dm＝KI ＊・ｅ＋KP ＊・de＋KD ＊・d2e を生成し保持しておく。
そして、ファジィルール生成回路（５）に前件部変数
の各ラベルの代表値と標準型のファジィルールが入力さ
れると、ファジィルール生成回路（５）は、各ファジィ
ルール毎（ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N）に対
応する前件部変数の代表値をフィードバック則に代入し
てdmを算出し、算出したdmをそのファジィルールにおけ
る後件部の実数値とする。
の各ラベルの代表値と標準型のファジィルールが入力さ
れると、ファジィルール生成回路（５）は、各ファジィ
ルール毎（ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N）に対
応する前件部変数の代表値をフィードバック則に代入し
てdmを算出し、算出したdmをそのファジィルールにおけ
る後件部の実数値とする。
即ち、各ファジィルールにおける後件部の実数値はdm
は、上述のフィードバック則に従って、 dmijk＝KI ＊・ei＋KP ＊・dej＋KD ＊・d2ek ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N で与えられる。
は、上述のフィードバック則に従って、 dmijk＝KI ＊・ei＋KP ＊・dej＋KD ＊・d2ek ｉ＝1,…,L、ｊ＝1,…,M、ｋ＝1,…,N で与えられる。
ファジィルール生成回路（５）は、後件部の実数値dm
を算出すると、標準型のファジィルールの前件部変数の
状態の部分（ei、dej、d2ek）を前件部変数として代入
した代表値のラベルに置き換え、後件部の出力する値
（dmijk）を算出した実数値に置き換えてファジィルー
ルを生成する。この後件部実数値dmijkのメンバシップ
関数の例を第５図に示す。
を算出すると、標準型のファジィルールの前件部変数の
状態の部分（ei、dej、d2ek）を前件部変数として代入
した代表値のラベルに置き換え、後件部の出力する値
（dmijk）を算出した実数値に置き換えてファジィルー
ルを生成する。この後件部実数値dmijkのメンバシップ
関数の例を第５図に示す。
而して、生成されたファジィルールは、入力変数分割
回路（４）で生成されたメンバシップ関数と共に、ファ
ジィ知識ベース（７）に記憶される。これにより、最適
化されたPIDパラメータに基づく超平面フィードバック
則に極めて近似するファジィ知識ベースが自動的に構築
される。
回路（４）で生成されたメンバシップ関数と共に、ファ
ジィ知識ベース（７）に記憶される。これにより、最適
化されたPIDパラメータに基づく超平面フィードバック
則に極めて近似するファジィ知識ベースが自動的に構築
される。
尚、PID制御系でなく、PI制御系あるいはPD制御系で
は、夫々の前件部変数（入力変数）の代表値から後件部
の実数値dmが算出される。
は、夫々の前件部変数（入力変数）の代表値から後件部
の実数値dmが算出される。
例えば、PI制御系では、 dmij＝KI ＊・ei＋KP ＊・dej ｉ＝1,…,L、ｊ＝1,…,M、 で算出され、PD制御系では dmjk＝KP ＊・dej＋KD ＊・d2ek ｊ＝1,…,M、ｋ＝1,…,N で算出される。
斯様にして構築されたファジィ知識ベースは、必要に
応じて、更に最適化、チューニングがされる。そして、
第４図に示す様に、第２図のPID制御装置のPID演算部
（23）の代わりにファジィ推論部（41）を備えたファジ
ィ制御装置において、PIDパラメータ記憶部（24）の代
わりに上述の如く構築されたファジィ知識ベース（７）
が備えられ、制御対象（22）に対する制御が行われる。
応じて、更に最適化、チューニングがされる。そして、
第４図に示す様に、第２図のPID制御装置のPID演算部
（23）の代わりにファジィ推論部（41）を備えたファジ
ィ制御装置において、PIDパラメータ記憶部（24）の代
わりに上述の如く構築されたファジィ知識ベース（７）
が備えられ、制御対象（22）に対する制御が行われる。
（ト）発明の効果 本発明は、以上の説明から明らかなように、制御対象
に対する良好な制御がなされるように設定されたPIDパ
ラメータから、入力される前件部変数の分割数と範囲に
従って、設定されたPIDパラメータに基づくフィードバ
ック則に極めて近似した制御を行うファジィルールを自
動的に生成する。即ち、従来人手で行っていたファジィ
ルールの構築の自動化ができる。また、PIDパラメータ
に基づくフィードバック則に極めて近似した制御を行う
ファジィルールの構築がされるので、少なくともPID制
御と同等の制御ができ、制御量の状態軌跡に沿って構築
されたファジィルールよりも良好な制御を行うことが可
能になる。
に対する良好な制御がなされるように設定されたPIDパ
ラメータから、入力される前件部変数の分割数と範囲に
従って、設定されたPIDパラメータに基づくフィードバ
ック則に極めて近似した制御を行うファジィルールを自
動的に生成する。即ち、従来人手で行っていたファジィ
ルールの構築の自動化ができる。また、PIDパラメータ
に基づくフィードバック則に極めて近似した制御を行う
ファジィルールの構築がされるので、少なくともPID制
御と同等の制御ができ、制御量の状態軌跡に沿って構築
されたファジィルールよりも良好な制御を行うことが可
能になる。
第１図は本発明装置一実施例の概略構成図、第２図はPI
D制御装置の概略構成図、第３図と第５図は本発明一実
施例に係るメンバシップ関数を示す図、第４図はファジ
ィ制御装置の概略構成図である。 （１）……パラメータレジスタ（パラメータ格納手
段）、（２）……分割情報レジスタ（分割情報格納手
段）、（３）……入力回路、（４）……入力変数分割回
路（入力変数分割手段）、（５）……ファジィルール生
成回路（後件部決定手段）、（６）……超平面フィード
バック則生成部、（７）……ファジィ知識ベース（ファ
ジィ知識記憶手段）、（22）……制御対象、（23）……
PID演算部、（24）……PIDパラメータ記憶部、（25）…
…積分器、（41）……ファジィ推論部。
D制御装置の概略構成図、第３図と第５図は本発明一実
施例に係るメンバシップ関数を示す図、第４図はファジ
ィ制御装置の概略構成図である。 （１）……パラメータレジスタ（パラメータ格納手
段）、（２）……分割情報レジスタ（分割情報格納手
段）、（３）……入力回路、（４）……入力変数分割回
路（入力変数分割手段）、（５）……ファジィルール生
成回路（後件部決定手段）、（６）……超平面フィード
バック則生成部、（７）……ファジィ知識ベース（ファ
ジィ知識記憶手段）、（22）……制御対象、（23）……
PID演算部、（24）……PIDパラメータ記憶部、（25）…
…積分器、（41）……ファジィ推論部。
Claims (2)
- 【請求項１】PIDパラメータのうちPI、PD若しくはPIDパ
ラメータを格納するパラメータ格納手段と、前件部変数
となる入力変数の分割数及び範囲を格納する分割情報格
納手段と、該分割情報格納手段に格納された分割数及び
範囲に応じて入力変数をファジィ分割してその入力変数
のメンバシップ関数を生成する入力変数分割手段と、該
入力変数分割手段で分割された入力変数の各分割部分の
代表値と前記パラメータ格納手段に格納されたパラメー
タの値に従って簡略化ファジィモデルにおけるファジィ
ルールの後件部実数値を計算しファジィルールを生成す
る後件部決定手段と、該後件部決定手段で生成されたフ
ァジィルールと前記入力変数分割手段で生成されたメン
バシップ関数を記憶するファジィ知識記憶手段とを備え
ることを特徴とするファジィ知識ベース構築装置。 - 【請求項２】前記後件部決定手段で用いられる入力変数
の各分割部分の代表値は、メンバシップ関数の成立度が
１の値であることを特徴とする請求項１記載のファジィ
知識ベース構築装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181311A JP2532976B2 (ja) | 1990-07-09 | 1990-07-09 | ファジィ知識ベ―ス構築装置 |
| US07/688,057 US5295061A (en) | 1990-04-20 | 1991-04-19 | Control parameter tuning unit and a method of tuning parameters for a control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181311A JP2532976B2 (ja) | 1990-07-09 | 1990-07-09 | ファジィ知識ベ―ス構築装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468403A JPH0468403A (ja) | 1992-03-04 |
| JP2532976B2 true JP2532976B2 (ja) | 1996-09-11 |
Family
ID=16098464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181311A Expired - Lifetime JP2532976B2 (ja) | 1990-04-20 | 1990-07-09 | ファジィ知識ベ―ス構築装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532976B2 (ja) |
-
1990
- 1990-07-09 JP JP2181311A patent/JP2532976B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468403A (ja) | 1992-03-04 |
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