JP2529273B2 - Voltage regulator - Google Patents
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- JP2529273B2 JP2529273B2 JP62172939A JP17293987A JP2529273B2 JP 2529273 B2 JP2529273 B2 JP 2529273B2 JP 62172939 A JP62172939 A JP 62172939A JP 17293987 A JP17293987 A JP 17293987A JP 2529273 B2 JP2529273 B2 JP 2529273B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体式電圧調整装置に係り、特に自動車等
に搭載され、内燃機関により駆動される発電機と組合せ
て使用する好適な半導体式電圧調整装置に関する。The present invention relates to a semiconductor type voltage regulator, and more particularly to a semiconductor type voltage regulator which is mounted on an automobile or the like and is preferably used in combination with a generator driven by an internal combustion engine. Regarding the adjusting device.
従来の自動車用の半導体式電圧調整装置は、例えば、
英国特許1275986号等に示されるように、自励方式で供
給される発電機の界磁電流を、パワー・トランジスタに
よりオンオフ制御するものが一般に知られている。A conventional semiconductor type voltage regulator for an automobile is, for example,
As shown in British Patent No. 1275986 and the like, it is generally known that the field current of a generator supplied by a self-excited method is controlled by a power transistor.
上記の技術においては、発電機の出力電流を自らの励
磁電流として供給するため、パワー・トランジスタがオ
ンからオフまたはオフからオンに変化する時に励磁電流
として供給している出力電流が大きく変化する。このた
め、電機子巻線にこの電流変化による逆起電力が発生
し、スパイク電圧として出力電圧にその逆起電力が重畳
され、車載の各種電気負荷へも伝達される。特に、車載
ラジオ受信機等の通信機器へこのスパイク電圧が直接的
または、電波という形を介して伝達されると、ラジオ・
ノイズもしくは通信雑音が発生するという問題があつ
た。このノイズは発電機のスイツチング・ノイズとして
知られ、特に各種通信機器を搭載する車両において従来
より問題があつたが、スイツチング式の電圧調整装置に
おいては不可避であると考えられていた。In the above technique, since the output current of the generator is supplied as its own exciting current, the output current supplied as the exciting current greatly changes when the power transistor changes from on to off or from off to on. Therefore, a counter electromotive force due to this current change is generated in the armature winding, the counter electromotive force is superimposed on the output voltage as a spike voltage, and is transmitted to various in-vehicle electric loads. In particular, when this spike voltage is transmitted to communication equipment such as an in-vehicle radio receiver directly or through the form of radio waves,
There was a problem that noise or communication noise was generated. This noise is known as switching noise of the generator, and has been problematic in the past especially in vehicles equipped with various communication devices, but it was considered to be unavoidable in switching type voltage regulators.
本発明の目的は、スイツチング・ノイズの少ない発電
機の半導体式電圧調整装置を提供することにある。It is an object of the present invention to provide a semiconductor type voltage regulator for a generator with less switching noise.
上記目的は、スイツチングを行なう電力素子の通電電
流を検出する電流検出回路と、時間に対して一定の勾配
を有するスロープを発生するスロープ発生回路を用い、
前記電流検出回路で検出される通電電流が前記スロープ
発生回路によるスロープ波形と同一波形となるようにフ
イード・バツク制御を行なうことにより達成される。The above-mentioned object uses a current detection circuit that detects a current flowing through a power element that performs switching, and a slope generation circuit that generates a slope having a constant slope with respect to time.
This is achieved by performing feed back control so that the energization current detected by the current detection circuit has the same waveform as the slope waveform of the slope generation circuit.
一般にインダクタンスＬを有する巻線の逆起電力Ｅは Ｅ＝−Ｌ・dI/dt …（１） として表される。従来の装置では、急激にスイツチング
するため電流の時間変化すなわちdI/dtが理論上無限大
となり、Ｅの値が大きくなつていた。しかし、上記構成
を採用すれば、電力素子がオンからオフまたはオフから
オンに切換わる際に、電流Ｉが一定のスロープ、すなわ
ちdI/dtが一定値に制御されるため、過度の逆起電力を
発生することはない。Generally, the counter electromotive force E of the winding having the inductance L is expressed as E = −L · dI / dt (1). In the conventional device, the time change of the current, that is, dI / dt theoretically becomes infinite due to the abrupt switching, and the value of E becomes large. However, if the above configuration is adopted, when the power element is switched from on to off or from off to on, the current I is controlled to have a constant slope, that is, dI / dt is controlled to a constant value, so that an excessive counter electromotive force is generated. Will never occur.
以下、本発明の一実施例を図面を用いて説明する。第
１図は本発明の一実施例による自動車用発電系統の回路
図である。同図において、発電機１はバツテリ２や電気
負荷（図示せず）へ電流を供給するもので、三相Ｙ結線
された電機子巻線11、電機子巻線11の交流出力を直流に
変換する三相全波整流器12、電機子巻線11に磁束を供給
する界磁巻線13、界磁巻線13に流れる電流を制御する電
圧調整装置14を内蔵する。この電圧調整装置14は、通常
混成厚膜集積回路上に構成され、発電機の外との配線を
少なくする施策が取られている。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of an automobile power generation system according to an embodiment of the present invention. In the figure, the generator 1 supplies current to the battery 2 and an electric load (not shown), and converts the AC output of the three-phase Y-connected armature winding 11 and the armature winding 11 into DC. A three-phase full-wave rectifier 12, a field winding 13 that supplies magnetic flux to the armature winding 11, and a voltage regulator 14 that controls a current flowing through the field winding 13 are built-in. This voltage regulator 14 is usually formed on a hybrid thick film integrated circuit, and measures are taken to reduce the wiring outside the generator.
電圧調整装置14は、主トランジスタ151と電流検出用
トランジスタ152を有するＮチヤンネルパワーMOS・FET1
5、界磁巻線13のフライバツク電圧を抑制するダイオー
ド16、電流検出用の抵抗17、出力段にＰチヤンネルMOS
・FET181、ＮチヤネルMOS・FET182を相補接続した演算
増幅器183を有する増幅回路18、抵抗191,192,193,194、
演算増幅器195から成る差動増幅回路19、昇圧回路20、
抵抗211、ツエナー・ダイオード212、ダイオード213か
ら成る定電圧回路21、分圧抵抗22a,22b、抵抗23,24、コ
ンデンサ25、NOTゲート26、Ｄ形フリツプ・フロツプ2
7、スロープ発生回路30を有する。The voltage regulator 14 includes an N-channel power MOS • FET1 having a main transistor 151 and a current detection transistor 152.
5, diode 16 for suppressing flyback voltage of field winding 13, resistor 17 for current detection, P channel MOS for output stage
-Amplifier circuit 18 having an operational amplifier 183 in which FET 181, N-channel MOS-FET 182 are complementarily connected, resistors 191, 192, 193, 194,
A differential amplifier circuit 19 including an operational amplifier 195, a booster circuit 20,
Constant voltage circuit 21 including resistor 211, zener diode 212 and diode 213, voltage dividing resistors 22a and 22b, resistors 23 and 24, capacitor 25, NOT gate 26, D-type flip-flop 2
7. Has a slope generation circuit 30.
第２図は第１図中の昇圧回路20の内部回路であり、Ｃ
−MOSによるNOTゲート201,202,203,204,205、ダイオー
ド206,207,208、コンデンサ209,210,211、212、抵抗213
より成る。FIG. 2 shows the internal circuit of the booster circuit 20 in FIG.
-MOS NOT gates 201, 202, 203, 204, 205, diodes 206, 207, 208, capacitors 209, 210, 211, 212, resistor 213
Consists of
第３図は第１図中のスロープ発生回路30の内部回路で
あり、ＰチヤンネルMOS・FET301,303,305,307,309、Ｎ
チヤンネルMOS・FET302,304,306,308,310、抵抗311、コ
ンデンサ312より成る。FIG. 3 shows an internal circuit of the slope generation circuit 30 in FIG. 1, which is a P channel MOS • FET 301,303,305,307,309, N.
Channel MOS-FET 302, 304, 306, 308, 310, resistor 311, capacitor 312.
以上の構成による発電機１の動作を次に説明する。第
１図にもどり、まず、キー・スイツチ３を投入すると、
定電圧回路21が通電され、ツエナー・ダイオード212、
ダイオード213の両端に定電圧VDDが発生し、各回路へ電
流電圧が印加される。The operation of the generator 1 having the above configuration will be described below. Returning to FIG. 1, first, when the key switch 3 is turned on,
The constant voltage circuit 21 is energized, the Zener diode 212,
A constant voltage V DD is generated across the diode 213, and a current voltage is applied to each circuit.
昇圧回路20の動作を第２図により説明する。NOTゲー
ト201,202、コンデンサ212、抵抗213により成る回路は
良く知られた発振回路であり、コンデンサ211と抵抗212
の時定数から発振周波数が定まり、出力波形はV1端子の
如く、短形波となる。うNOTゲート203,204,205はバツフ
アー・ゲートであり、NOTゲート204の出力、すなわちV2
にはV1と同相の出力が得られ、NOTゲート205の出力、す
なわちV3にはV1と位相が反転した出力が得られる。今、
仮りにV2＝1,V3＝０とすると、コンデンサ209にはダイ
オード206を通して電荷が蓄えられ、コンデンサ209に
は、ダイオード206の順方向電圧降下を無視すれば、定
電圧VDDに相等する電圧が蓄えられる。次に、V2＝0,V3
＝１に反転すると、ダイオード207のアノード電圧は概
略２VDDになり、コンデンサ210へ電荷が移り、コンデン
サ210の両端電圧が２VDDに充電される。さらに、V2＝1,
V3＝０に反転すると、ダイオード208のアノード電圧は
概略３・VDDになり、ダイオード208を通してコンデンサ
211が３・VDDの電圧に充電される。以上の動作により、
V0には電源電圧VDDより高い電圧が発生する。The operation of the booster circuit 20 will be described with reference to FIG. The circuit including the NOT gates 201 and 202, the capacitor 212, and the resistor 213 is a well-known oscillator circuit, and the capacitor 211 and the resistor 212
The oscillation frequency is determined from the time constant of, and the output waveform becomes a rectangular wave like the V 1 terminal. NOT gates 203, 204, 205 are buffer gates, and the output of NOT gate 204, or V 2
The output of V 1 and phase is obtained, the output of the NOT gate 205, that is, V 3 output V 1 and phase is inverted is obtained. now,
If V 2 = 1 and V 3 = 0, the capacitor 209 stores electric charge through the diode 206, and the capacitor 209 equals the constant voltage V DD if the forward voltage drop of the diode 206 is ignored. The voltage is stored. Next, V 2 = 0, V 3
When it is inverted to = 1, the anode voltage of the diode 207 becomes approximately 2V DD , the charge is transferred to the capacitor 210, and the voltage across the capacitor 210 is charged to 2V DD . Furthermore, V 2 = 1
When it is inverted to V 3 = 0, the anode voltage of the diode 208 becomes approximately 3 · V DD and the capacitor passes through the diode 208.
211 is charged to a voltage of 3 · V DD . By the above operation,
A voltage higher than the power supply voltage V DD is generated at V 0 .
次に、Ｄ形フリツプ・フロツプ27の動作を第４図によ
り説明する。第４図はＤ形フリツプ・フロツプ27の真理
値表である。入力信号の変化を４つの場合に分けて考え
る。ケース401の如く、Ｒ（リセツト）端子が１になつ
た時には出力は無条件にリセツトされ、Ｑ＝０となる。
ケース402及び403の如く、CL（クロツク）端子が０から
１に変化する時は、Ｄ端子の値をＱへそのまま伝達し、
保持する。ケース404の如く、Ｃ端子が立下る時には出
力には変化がない。なお第４図で×印は0,1いずれでも
よいことを示している。Next, the operation of the D-type flip-flop 27 will be described with reference to FIG. FIG. 4 is a truth table of the D-type flip-flop 27. Consider the change in the input signal divided into four cases. As in case 401, when the R (reset) terminal becomes 1, the output is unconditionally reset and Q = 0.
When the CL (clock) terminal changes from 0 to 1 as in cases 402 and 403, the value of the D terminal is transmitted to Q as it is,
Hold. As in case 404, the output does not change when the C terminal falls. In addition, in FIG. 4, a cross indicates that either 0 or 1 may be used.
本実施例ではＤ形フロツプフロツプ27のクロツク信号
として、電気子巻線11の一相信号をＰ端子からとり込ん
でおり、電機巻線11の出力電圧が立上がるときオン信号
１又はオフ信号０を出力する。またＰ端子の信号を平
滑，反転した出力をＲ端子に入力している。従つて、発
電機が発電を停止している時にはNOTゲート26の入力は
０、出力が１となり、Ｄ形フリツプ・フロツプ27はリセ
ツトされる。In this embodiment, a one-phase signal of the armature winding 11 is taken in from the P terminal as the clock signal of the D-type floppy loop 27, and when the output voltage of the electric machine winding 11 rises, the ON signal 1 or OFF signal 0 is output. Output. Further, an output obtained by smoothing and inverting the signal at the P terminal is input to the R terminal. Therefore, when the generator stops generating electricity, the input of the NOT gate 26 becomes 0 and the output becomes 1, and the D-type flip-flop 27 is reset.
次に、スロープ発生回路30について第３図を用いて説
明する。今、コンデンサ312の充電電荷量を０として、
入力電圧Vinが０から１に立上がつたとする。すると、
Ｐ−MOS301がオフ、Ｎ−MOS302がオンになり、V12が０
になる。次に、Ｐ−MOS303がオン、Ｎ−MOS304がオフに
なり、出力V34が１になる。すると、Ｐ−MOS305がオ
フ、Ｎ−MOS306がオンになる。Ｎ−MOS306がオンになる
と、Ｎ−MOS308,310はオフになる。一方、Ｐ−MOS307,3
09はカレント・ミラー回路を形成し、I1＝I2となる。I1
は、抵抗311の抵抗値をR1,P−MOS307のスレッショルド
電圧をVthとすると、 となり、VDDが定電圧であるから定電流が得られる。逆
つてI2が定電流となり、コンデンサ312の充電電圧は時
間に比例して上昇する。即ち、一般にコンデンサの電圧
は Ｖ＝Q/C …（３） であり、 Ｑ＝∫Idt …（４） から Ｖ＝（1/C）・∫Idt …（５） なる関係が得られ、Ｉを一定値I2とすると、 Vout＝I2・t/C …（６） が得られ、経過時間ｔに比例した電圧が発生する。出力
電圧VoutがVDDに達するとそれ以上電流を供給できなく
なるので出力は飽和する。従つて、第１図中のスロープ
発生回路30に示した一定スロープの電圧が発生される。Next, the slope generation circuit 30 will be described with reference to FIG. Now, assuming that the charge amount of the capacitor 312 is 0,
It is assumed that the input voltage V in rises from 0 to 1. Then
P-MOS301 is off, N-MOS302 is turned on, V 12 0
become. Next, the P-MOS 303 is turned on, the N-MOS 304 is turned off, and the output V 34 becomes 1. Then, the P-MOS 305 turns off and the N-MOS 306 turns on. When N-MOS 306 turns on, N-MOS 308 and 310 turn off. On the other hand, P-MOS307,3
09 forms a current mirror circuit, and I 1 = I 2 . I 1
Is the resistance value of the resistor 311 is R 1 , and the threshold voltage of the P-MOS 307 is V th , Therefore, a constant current can be obtained because V DD is a constant voltage. On the contrary, I 2 becomes a constant current, and the charging voltage of the capacitor 312 rises in proportion to time. That is, generally, the voltage of the capacitor is V = Q / C (3), and from Q = ∫Idt (4), the relation of V = (1 / C) · ∫Idt (5) is obtained and I If the constant value is I 2 , V out = I 2 · t / C (6) is obtained, and a voltage proportional to the elapsed time t is generated. When the output voltage V out reaches V DD , no more current can be supplied and the output saturates. Accordingly, the voltage having the constant slope shown in the slope generation circuit 30 in FIG. 1 is generated.
また、入力Vinが１から０に立下がつた時には、上記
の逆の動作で、Ｐ−MOS309がオフ、Ｎ−MOS310がオンと
なり、定電流I3が発生し、コンデンサ312が定電流放電
し、一定のスロープでVoutは低下し、0Vに達すると飽和
する。以上の動作により、スロープ発生回路30は入力の
立上り及び立下がり時に、一定勾配のスロープを有する
出力電圧を発生する。Further, when the input V in was Tatsuka month from 1 to 0, the reverse operation of the above, P-MOS309 is turned off, N-MOS310 is turned on, the constant current I 3 is generated, the capacitor 312 is a constant current discharge Then, V out drops at a certain slope and saturates when reaching 0V. Through the above operation, the slope generation circuit 30 generates an output voltage having a slope with a constant slope when the input rises and falls.
次に、パワーMOS・FET15の動作について説明する。パ
ワーMOS・FETは多数のセルを並列接続して作られ、それ
ぞれのセルに流れる電流が均等であることから、素子面
積比に比例した電流が取り出され、抵抗17に主電流に比
例した電圧が発生する。この技術に関しては、米国特許
第4,553,084号等により公知である。Next, the operation of the power MOS • FET 15 will be described. A power MOS FET is made by connecting many cells in parallel, and the current flowing through each cell is equal, so a current proportional to the element area ratio is taken out and a voltage proportional to the main current is applied to the resistor 17. appear. This technique is known from US Pat. No. 4,553,084 and the like.
差動増幅回路19は抵抗17の両端に発生する電圧を差動
増幅し、結果として、パワーMOS・FET15に流れる電流に
比例した電圧Vaを出力する。増幅回路18は、以下の方法
によりパワーMOS・FET15に流れる電流を制御する。The differential amplifier circuit 19 differentially amplifies the voltage generated across the resistor 17, and as a result, outputs a voltage V a proportional to the current flowing through the power MOS • FET 15. The amplifier circuit 18 controls the current flowing through the power MOSFET 15 by the following method.
まず、パワーMOS・FET15に流れる電流が少ない時、Va
も低く、演算増幅器183の出力が低くなり、Ｐ−MOS181
がオンになり、昇圧回路20の出力V0から、パワーMOS・F
ET15のゲートへ電荷が移動する。パワーMOS・FET15のゲ
ートの電圧が高くなると、パワーMOS・FET15の通電電流
が大きくなる。パワーMOS・FET15の通電電流がある程度
大きくなると、差動増幅回路19の出力VaがVoutより大き
くなり、演算増幅器183の出力電圧が高くなり、Ｐ−MOS
181がオフ、Ｎ−MOS182がオンになり、パワーMOS・FET1
5のゲートにチヤージされた電荷が放電し、パワーMOS・
FET15の通電電流が低くなる。First, when the current flowing through the power MOS ・ FET15 is small, V a
Is also low, the output of the operational amplifier 183 becomes low, and the P-MOS181
Is turned on, and from the output V 0 of the booster circuit 20, the power MOS ・ F
The charge moves to the gate of ET15. When the voltage of the gate of the power MOS • FET15 increases, the energizing current of the power MOS • FET15 increases. The energization current of the power MOS · FET 15 increases to some extent, the output V a of the differential amplifier circuit 19 becomes greater than V out, the output voltage of the operational amplifier 183 is high, P-MOS
181 is off, N-MOS 182 is on, power MOS ・ FET1
The charge charged to the gate of 5 is discharged and the power MOS
The conduction current of FET15 becomes low.
以上の動作により、パワーMOS・FET15に流れる電流
は、スロープ発生回路30の出力Voutに追縦するように制
御される。発電機が停止中には、Vin＝1,Vout＝VDDに保
持され、パワーMOS・FET15は完全オンの状態を続け、界
磁巻線13は励磁される。発電機の回転速度が上昇する
と、電機子巻線11に交流電圧が発生し、Ｐ端子電圧の平
均値が上昇し、NOTゲート26の出力が０になる。一方、
Ｐ端子に発生する電圧が立上がる時に、Ｄ形フリツプ・
フロツプ27のＤ端子入力、すなわちバツテリー電圧の分
圧値が一定値以上であるとすると、が０になり、スロ
ープ発生回路30は一定の負の勾配で電圧を低下させる。
Voutが低下するに従いパワーMOS・FET15に流れる励磁電
流が低下する。すると、発電電圧も低くなり、バツテリ
２の電圧も低くなる。バツテリ２の電圧が低くなり、Ｐ
端子を介してクロツク信号が立上がつた時に、Ｄ形フリ
ツプ・フロツプ27の出力が１に反転し、スロープ発生
回路30の出力Voutは正の勾配で電圧を高める。するとそ
れに従い励磁電流が高くなり、発電機の出力電圧が高ま
り、バツテリ２の電圧が高くなる。以上の動作をくり返
し、バツテリ２の電圧は一定値に調整される。この調整
電圧は、Ｄ形フリツプ・フロツプ27のＤ端子のフレツシ
ヨルド電圧と、抵抗22a,22bの分圧比により定められ
る。By the above operation, the current flowing through the power MOS • FET 15 is controlled so as to follow the output V out of the slope generation circuit 30. While the generator is stopped, V in = 1 and V out = V DD are maintained, the power MOS • FET 15 continues to be completely on, and the field winding 13 is excited. When the rotation speed of the generator rises, an AC voltage is generated in the armature winding 11, the average value of the P terminal voltage rises, and the output of the NOT gate 26 becomes zero. on the other hand,
When the voltage generated at the P terminal rises, the D-type flip
Assuming that the voltage input to the D terminal of the floppy 27, that is, the divided voltage value of the battery voltage is a certain value or more, becomes 0, and the slope generation circuit 30 lowers the voltage with a certain negative slope.
As V out decreases, the exciting current flowing through the power MOS FET15 decreases. Then, the power generation voltage also decreases, and the voltage of battery 2 also decreases. The voltage of battery 2 becomes low and P
When the clock signal rises through the terminals, the output of the D-type flip-flop 27 is inverted to 1, and the output V out of the slope generating circuit 30 raises the voltage with a positive slope. Then, the exciting current increases accordingly, the output voltage of the generator increases, and the voltage of the battery 2 increases. By repeating the above operation, the voltage of battery 2 is adjusted to a constant value. This adjustment voltage is determined by the flex voltage of the D terminal of the D-type flip-flop 27 and the voltage division ratio of the resistors 22a and 22b.
第５図，第６図に従来例と本実施例の動作波形を示し
詳細動作を説明する。第５図は従来例による動作の説明
図であり、横軸は時間である。界磁巻線13に流れる界磁
電流5aはダイオード16の働きにより連続的に変化する
が、発電機の電機子巻線11からパワーMOS・FET15を介し
て供給される励磁電流5bは、パワーMOS・FET15がオンか
らオフまたはオフからオンに変化する時に不連続とな
り、出力電圧5cにスパイク電圧5ca,5cb等を生じる。Detailed operation will be described with reference to FIG. 5 and FIG. FIG. 5 is an explanatory diagram of the operation according to the conventional example, and the horizontal axis is time. The field current 5a flowing through the field winding 13 continuously changes due to the action of the diode 16, but the exciting current 5b supplied from the armature winding 11 of the generator through the power MOS / FET 15 is the power MOS. -When the FET 15 changes from on to off or from off to on, it becomes discontinuous and the output voltage 5c has spike voltages 5ca, 5cb, etc.
一方、第６図は本実施例による動作波形であり、励磁
電流6bの立上り部6ba及び立下がり部6bcはスロープ発生
回路30の動作によりゆるやかな傾斜を有している。この
結果として、発電機の出力電圧6cでは、スパイク電圧6c
a,6cb等が低く抑えられている。On the other hand, FIG. 6 shows operation waveforms according to the present embodiment, and the rising portion 6ba and the falling portion 6bc of the exciting current 6b have a gentle slope due to the operation of the slope generating circuit 30. As a result of this, at the generator output voltage 6c, the spike voltage 6c
a, 6cb, etc. are kept low.
本実施例によれば、パワー素子として、パワーMOS・F
ETを使用しているので、定常時のパワー損失を低く抑え
ることが可能となる。ただし、パワー素子のスイツチン
グ時に能動領域を通過するため、スイツチング時の素子
の発熱量が多くなるが、本実施例では定常時のパワー損
失を抑えて、従来の物と比べて発熱量の増減を相殺した
ので、従来と同等の発熱に抑えることが可能である。ま
た、パワー素子の出力回路にも、フライバック電圧を抑
えるダイオード回路にも何ら電流制限素子を挿入しない
ので、それによる損失もない。According to this embodiment, the power element is a power MOS / F.
Since ET is used, it is possible to keep the power loss at steady time low. However, since the power element passes through the active area when switching, the heat generation amount of the element during switching increases, but in this embodiment, the power loss in the steady state is suppressed and the heat generation amount is increased or decreased as compared with the conventional one. Since they are offset, it is possible to suppress the heat generation to the same level as the conventional one. Further, since no current limiting element is inserted in the output circuit of the power element or the diode circuit for suppressing the flyback voltage, there is no loss due to it.
また、Ｄ形フリツプ・フロツプを用いて、三相電機子
巻線11の出力電圧が立上がる時、すなわち三相交流が切
り換わる時、つまり、整流出力のリツプルの谷間でオン
信号又はオフ信号を出力しパワー素子のスイツチングを
行なうため、（１）式におけるdI/dtの値をさらに小さ
くすることができる。よつて、ラジオ・ノイズ等の電波
障害を低減できる効果を最大限に発揮できる。また、本
実施例によれば、インダクタンス等の使用がないので回
路の集積回路化も容易である。Further, by using the D-type flip-flop, when the output voltage of the three-phase armature winding 11 rises, that is, when the three-phase alternating current is switched, that is, the ON signal or the OFF signal is output in the valley of the ripple of the rectified output. Since the output is performed and the power element is switched, the value of dI / dt in the equation (1) can be further reduced. Therefore, the effect of reducing radio interference such as radio noise can be maximized. Further, according to the present embodiment, since no inductance is used, the circuit can be easily integrated.
本発明によれば、スイツチング・ノイズの少ない発電
機の半導体式電圧調整装置を提供することができ、ラジ
オ，テレビ受信装置のほか、自動車電話，トランシーバ
等の通信装置へのノイズ混入を防止することができ、車
両の居住性が向上するとともに、通信系統の信頼性が向
上する効果がある。According to the present invention, it is possible to provide a semiconductor type voltage regulator of a generator with less switching noise, and prevent noise from being mixed into communication devices such as car telephones and transceivers as well as radio and television receivers. As a result, the habitability of the vehicle is improved and the reliability of the communication system is improved.
第１図は本発明の一実施例を示す図、第２図は第１図の
昇圧回路20の回路図、第３図は第１図のスロープ発生回
路30の回路図、第４図は第１図のＤ形フリツプ・フロツ
プ27の真理値表、第５図は従来装置の発電動作波形図、
第６図は第１図の回路による発電動作波形図である。 15……パワーMOS・FET、18……増幅回路、19……差動増
幅回路、20……昇圧回路、27……Ｄ形フリツプ・フロツ
プ、30……スロープ発生回路。1 is a diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram of the booster circuit 20 of FIG. 1, FIG. 3 is a circuit diagram of the slope generation circuit 30 of FIG. 1, and FIG. Fig. 1 is a truth table of the D-type flip-flop 27, Fig. 5 is a power generation operation waveform diagram of the conventional device,
FIG. 6 is a waveform diagram of the power generation operation by the circuit of FIG. 15 …… Power MOS / FET, 18 …… Amplifying circuit, 19 …… Differential amplifying circuit, 20 …… Boosting circuit, 27 …… D-type flip / flop, 30 …… Slope generating circuit.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−147998（ＪＰ，Ａ) 特開 昭57−193999（ＪＰ，Ａ) 特開 昭62−64299（ＪＰ，Ａ) 実開 昭61−107001（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP 62-147998 (JP, A) JP 57-193999 (JP, A) JP 62-64299 (JP, A) Actual development 61- 107001 (JP, U)
Claims (1)
ンオフする電力素子を有し、発電機の出力電圧が所定の
値をこえたとき上記電力素子をオフとするオフ信号を出
力し、こえていないとき上記電力素子をオンとするオン
信号を出力して発電機出力電圧が一定となるように制御
する電圧調整装置において、上記オン信号又はオフ信号
が出力されたとき、あらかじめ定められた時間勾配で立
上り又は立下る電圧信号を発生するスロープ発生回路
と、上記電力素子のオンオフによる励磁電流を検出する
電流検出回路と、該電流検出回路の検出出力と上記スロ
ープ発生回路からの電圧信号との差により上記電力素子
のオンオフ時の励磁電流が上記スロープ発生回路の出力
する電圧信号の時間勾配で立上り又は立下るように制御
する演算回路とを設けたことを特徴とする電圧調整装
置。1. A power element that turns on and off an exciting current supplied to a field winding of a generator, and outputs an off signal that turns off the power element when the output voltage of the generator exceeds a predetermined value. However, in the voltage adjustment device that outputs an ON signal to turn on the power element when not exceeding and controls the generator output voltage to be constant, when the ON signal or the OFF signal is output, it is predetermined. Slope generation circuit that generates a voltage signal that rises or falls at a given time gradient, a current detection circuit that detects an exciting current due to on / off of the power element, a detection output of the current detection circuit, and a voltage from the slope generation circuit And an arithmetic circuit that controls the exciting current when the power element is turned on and off to rise or fall according to the time gradient of the voltage signal output from the slope generation circuit. Voltage regulator and wherein the a.
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| JP62172939A JP2529273B2 (en) | 1987-07-13 | 1987-07-13 | Voltage regulator |
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Family
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| JPS57193999A (en) * | 1981-05-20 | 1982-11-29 | Shinko Electric Co Ltd | Low noise type voltage regulator |
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-
1987
- 1987-07-13 JP JP62172939A patent/JP2529273B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6420000A (en) | 1989-01-24 |
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