JP2513882B2 - Gate circuit of ultrasonic flaw detector - Google Patents
Gate circuit of ultrasonic flaw detectorInfo
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- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超音波探傷器において、被検査物体の欠陥
等の大きさと位置を検出するための超音波探傷器のゲー
ト回路に関する。Description: TECHNICAL FIELD The present invention relates to a gate circuit of an ultrasonic flaw detector for detecting the size and position of a defect or the like of an object to be inspected in the ultrasonic flaw detector.
超音波探傷器は、物体表面や内部の状態を、当該物体
を破壊することなく検査する装置として知られている。
このような超音波探傷器では、前記物体に対して放射し
た超音波の反射波信号(エコー)を適宜処理して波形表
示するが、一般には、アナログ信号であるエコーをその
まま処理してオシロスコープに波形表示する手段が採用
されている。しかしながら、近年、上記エコーをデイジ
タル的に処理して波形表示するデイジタル型超音波探傷
器が、たとえば特開昭63-95353号公報により提案されて
いる。このデイジタル型の超音波探傷器を図により説明
する。2. Description of the Related Art An ultrasonic flaw detector is known as a device for inspecting a surface or an internal state of an object without destroying the object.
In such an ultrasonic flaw detector, a reflected wave signal (echo) of an ultrasonic wave radiated to the object is appropriately processed and displayed as a waveform. In general, an echo, which is an analog signal, is processed as it is and the oscilloscope is used. Means for displaying a waveform is employed. However, in recent years, a digital type ultrasonic flaw detector that digitally processes the echo to display a waveform has been proposed, for example, in Japanese Patent Laid-Open No. 63-95353. The digital ultrasonic flaw detector will be described with reference to the drawings.
第10図はデイジタル型超音波探傷器の系統図である。
図で、1は被検査物体、1fは被検査物体1内の欠陥を示
す。2は探触子であり、被検査物体1内に超音波を放射
するとともにその反射波をこれに比例した電気的信号
(エコー)に変換する。3は探触子2にパルスを出力し
て超音波を発生させる送信部、4は探触子2からのエコ
ーを受信する受信部である。受信部4には減衰回路4a、
増幅回路4bおよび検波回路4cが備えられている。5は受
信部4で受信されたエコーをデイジタル値に変換するA/
D変換器、6はA/D変換器5で変換されたデータを記憶す
る波形メモリ、7は波形メモリ6のアドレスを指定する
アドレスカウンタである。8は水晶発振子で構成される
タイミング回路であり、送信部3のパルス出力タイミン
グ、A/D変換器5の変換タイミング、およびアドレスカ
ウンタ7のアドレス指定タイミングを制御する。FIG. 10 is a system diagram of a digital ultrasonic flaw detector.
In the drawing, reference numeral 1 denotes an inspection object, and 1f denotes a defect in the inspection object 1. Reference numeral 2 denotes a probe, which radiates ultrasonic waves into the object 1 to be inspected and converts the reflected wave into an electric signal (echo) proportional thereto. Reference numeral 3 denotes a transmission unit that outputs pulses to the probe 2 to generate ultrasonic waves, and 4 denotes a reception unit that receives echoes from the probe 2. The receiving unit 4 includes an attenuation circuit 4a,
An amplification circuit 4b and a detection circuit 4c are provided. 5 is an A / A for converting the echo received by the receiving unit 4 into a digital value.
D converter, 6 is a waveform memory for storing the data converted by the A / D converter 5, and 7 is an address counter for designating the address of the waveform memory 6. Reference numeral 8 denotes a timing circuit composed of a crystal oscillator, which controls a pulse output timing of the transmission unit 3, a conversion timing of the A / D converter 5, and an address designation timing of the address counter 7.
10は波形メモリ6に記憶されたデータの処理やタイミ
ング回路8の駆動等の所要の制御を行なうCPU(中央処
理装置)、11は種々のパラメータやデータ等を一時記憶
するRAM(ランダム・アクセス・メモリ)、12はCPU10の
処理手順等を記憶するROM(リード・オンリ・メモリ)
である。13は被検査物体1内を超音波が伝播する速度
(音速)を入力する音速入力部、14は被検査物体1にお
ける所望の測定範囲を入力する測定範囲設定部である。
15はマトリツクス状に配置された所定数の液晶ドツトで
構成される液晶表示部、16は液晶表示部15の表示を制御
する表示部コントローラ、16mは表示部コントローラ16
に備えられ液晶表示部15に表示するデータを記憶する表
示メモリである。18は超音波探傷器本体を示し、一点鎖
線で囲まれた部分により構成される。Reference numeral 10 denotes a CPU (central processing unit) for performing necessary control such as processing of data stored in the waveform memory 6 and driving of the timing circuit 8, and 11 denotes a RAM (random access memory) for temporarily storing various parameters and data. Memory), 12 is a ROM (read only memory) that stores the processing procedure of the CPU 10
Is. Reference numeral 13 denotes a sound speed input unit for inputting a speed (sound speed) at which an ultrasonic wave propagates in the inspection object 1, and reference numeral 14 denotes a measurement range setting unit for inputting a desired measurement range of the inspection object 1.
Reference numeral 15 is a liquid crystal display unit composed of a predetermined number of liquid crystal dots arranged in a matrix, 16 is a display unit controller for controlling the display of the liquid crystal display unit 15, and 16m is a display unit controller 16
And a display memory for storing data to be displayed on the liquid crystal display unit 15. Reference numeral 18 denotes an ultrasonic flaw detector main body, which is constituted by a portion surrounded by a chain line.
なお、被検査物体1を超音波により検査する場合、通
常は探触子2を被検査物体1に直接接触させず、両者間
に水を介在させて検査が行なわれる。そのため、被検査
物体1は水槽中に置かれる。図で、Wは水槽、Waは水槽
Wに入れられた水を示している。When the object 1 to be inspected is inspected by ultrasonic waves, normally, the probe 2 is not brought into direct contact with the object 1 to be inspected, but water is interposed between the two to perform the inspection. Therefore, the inspected object 1 is placed in a water tank. In the figure, W indicates a water tank, and W a indicates water contained in the water tank W.
次に、上記超音波探傷器の動作の概略を第11図
(a),(b)に示すエコー波形図および第12図に示す
波形メモリ6の内容説明図を参照しながら説明する。送
信部3からのパルスにより探触子2からは超音波が放射
され、そのエコーは受信部4で受信されて出力される。
第10図に示すように水槽Wを用いて検査が行なわれた場
合の受信部4からのエコー波形が第11図(a)に示され
ている。この図で、横軸には時間、縦軸にはエコーの大
きさがとつてある。Tは探触子2から超音波が放射され
たとき直ちに現れる送信エコー、Sは被検査物体1の表
面で反射された表面エコー、Fは欠陥1fで反射された欠
陥エコー、Bは被検査物体1の底面で反射された底面エ
コー、Bsは水槽Wの底面で反射された水槽底面エコーを
示す。Next, the outline of the operation of the ultrasonic flaw detector will be described with reference to the echo waveform diagrams shown in FIGS. 11 (a) and (b) and the contents explanatory diagram of the waveform memory 6 shown in FIG. An ultrasonic wave is emitted from the probe 2 by the pulse from the transmitter 3, and the echo is received by the receiver 4 and output.
FIG. 11 (a) shows an echo waveform from the receiving unit 4 when the inspection is performed using the water tank W as shown in FIG. In this figure, the horizontal axis represents time, and the vertical axis represents the magnitude of echo. T is a transmission echo that appears immediately when ultrasonic waves are radiated from the probe 2, S is a surface echo reflected on the surface of the inspection object 1, F is a defect echo reflected by the defect 1f, and B is an inspection object. The bottom surface echo reflected from the bottom surface of No. 1 and B s represent the water tank bottom surface echo reflected from the bottom surface of the water tank W.
このエコー波形は順次A/D変換器5でエコーの大きさ
に比例したデイジタル値に変換され、波形メモリに格納
される。これを第11図(b)および第12図により説明す
る。第11図(b)は第11図(a)に示す送信エコーTお
よび欠陥エコーFの一部を示し、横軸が極端に拡大され
て示されている。この図で、エコー波形上の黒点はサン
プリング点を示し、時刻t0〜t3……ti-1〜ti+1……はサ
ンプリング時刻を示す。τsはサンプリング期間であ
る。タイミング回路8の指令により、当該各サンプリン
グ点のエコーがA/D変換器5によりデイジタル値のデー
タに変換されて波形メモリ6に格納されることになる。
変換されたデータの波形メモリ6への格納の状態が第12
図に示されている。即ち、AM(o),……は波形メモリの
アドレス(これらをAM(i)で代表させる)、D(o)……は
各アドレスに格納されたデータ(これらをD(i)で代表さ
せる)であり、各データはサンプリングされた順序で、
アドレスカウンタ7の指定により波形メモリのアドレス
順にしたがつて格納されてゆく。This echo waveform is sequentially converted by the A / D converter 5 into a digital value proportional to the size of the echo and stored in the waveform memory. This will be described with reference to FIG. 11 (b) and FIG. FIG. 11B shows a part of the transmission echo T and the defective echo F shown in FIG. 11A, in which the horizontal axis is shown in an extremely enlarged manner. In this figure, the black dots on the echo waveform indicate sampling points, and the times t 0 to t 3 ... t i-1 to t i + 1 ... indicate the sampling times. τ s is the sampling period. In accordance with a command from the timing circuit 8, the echo at each sampling point is converted into digital value data by the A / D converter 5 and stored in the waveform memory 6.
The state of storage of the converted data in the waveform memory 6 is the 12th.
It is shown in the figure. That is, A M (o) , ... are the addresses of the waveform memory (these are represented by A M (i) ), D (o) ... are the data stored at each address (these are D (i)) . Each data is in the order in which it was sampled,
The data is stored according to the address order of the waveform memory according to the designation of the address counter 7.
次に、波形メモリ6に格納されたデータを液晶表示部
15に表示する手段について説明する。液晶表示部15に表
示し得るデータの最大数は液晶表示部15を構成する横方
向に配列されたドツト数と等しく、これは表示メモリ16
mのアドレスの数にも等しい。一方、波形メモリ6のア
ドレス数はエコー波形のすべてのサンプリングデータを
格納しなければならないので、上記ドツト数に比較して
遥かに多い。そして、エコー波形のうちの表示すべき範
囲(測定範囲)が一部分に限定される場合であつても、
その測定範囲に含まれるサンプリングデータは上記ドツ
ト数より多いのが通常である。したがつて、液晶表示部
15にエコー波形を表示するには、波形メモリ6における
測定範囲内のアドレスを適切に選択しなければならな
い。以下、このアドレスの選択について説明する。Next, the data stored in the waveform memory 6 is displayed on the liquid crystal display unit.
Means indicated by reference numeral 15 will be described. The maximum number of data that can be displayed on the liquid crystal display unit 15 is equal to the number of dots arranged in the horizontal direction constituting the liquid crystal display unit 15, which is
It is also equal to the number of addresses in m. On the other hand, the number of addresses in the waveform memory 6 is much larger than the number of dots because all the sampling data of the echo waveform must be stored. And, even when the range to be displayed (measurement range) of the echo waveform is limited to a part,
The sampling data included in the measurement range is usually larger than the above dot number. Therefore, the liquid crystal display
In order to display the echo waveform at 15, an address within the measurement range in the waveform memory 6 must be appropriately selected. Hereinafter, the selection of the address will be described.
まず、音速入力部13に被検査物体1内の超音波の音速
を入力し、かつ、測定範囲設定部14に被検査物体1の表
面から測定したい深さまでの長さ(測定範囲)を設定す
る。今、 τs :サンプリング時間 lR :測定範囲 vs :音速 t :測定範囲内で超音波が往復する時間 ΔA:測定範囲内のエコー波形が記憶される波形メモリ
6のアドレス数 Dt :液晶表示部15の横方向のドツト数 とすると、 t=2lR/vs ……(1) ここで、液晶表示部15の横方向全部に亘つて測定範囲の
エコー波形を表示しようとする場合、アドレス数ΔAに
対して、ΔA/Dt(整数でない場合は整数化される)毎に
アドレスを選択し、その選択されたアドレスに格納され
たデータを表示メモリ16mに順次転送し、それらのデー
タを液晶表示部15に表示すれば、測定範囲のエコー波形
を表示することができる。なお、送信エコーTと表面エ
コーSとの間隔は既知であるので、波形メモリ6に送信
エコーTのデータから順次データが格納されている場
合、波形メモリ6における表面エコーSのアドレスも既
知であり、このアドレスからΔA/Dt毎にアドレスを選択
してゆけばよい。First, the sound speed of the ultrasonic wave in the inspected object 1 is input to the sound velocity input unit 13, and the length (measurement range) from the surface of the inspected object 1 to the depth to be measured is set in the measurement range setting unit 14. . Where τ s is the sampling time l R is the measurement range v s is the speed of sound t is the time during which the ultrasonic waves reciprocate within the measurement range ΔA is the number of addresses in the waveform memory 6 where the echo waveform within the measurement range is stored D t Assuming the number of dots in the horizontal direction on the display unit 15, t = 2l R / v s (1) Here, when an echo waveform in the measurement range is to be displayed over the entire horizontal direction of the liquid crystal display unit 15, the address number ΔA is set to an address for each ΔA / D t (if it is not an integer, it is converted to an integer). Is selected, the data stored at the selected address is sequentially transferred to the display memory 16m, and the data is displayed on the liquid crystal display unit 15, so that the echo waveform in the measurement range can be displayed. Since the interval between the transmission echo T and the surface echo S is known, when the data of the transmission echo T is sequentially stored in the waveform memory 6, the address of the surface echo S in the waveform memory 6 is also known. , it Yuke select an address from the address per ΔA / D t.
超音波探傷器を用いて被検査物体1の検査を実施する
場合、表面エコーSから欠陥エコーFまでの長さ(欠陥
1fの位置)を測定することが重要であり、この長さは表
示されたエコー波形の表面エコーSと欠陥エコーFとの
間の横軸方向の長さにより知ることができる。さらに、
被検査物体1の検査において、上記長さと同じく重要な
事項は欠陥1fの大きさを知ることであり、これは欠陥エ
コーFのエコーの高さにより知ることができる。即ち、
被検査物体1と同一材料、同一形状の物体に機械加工等
により予め人工欠陥を作成しておき、この人工欠陥のエ
コーの大きさを記録しておく。そして、被検査物体1の
検査により得られたエコーの高さを、記録されているエ
コーの大きさと比較することにより欠陥1fの大きさを知
ることができるのである。When the inspection of the inspection object 1 is performed using the ultrasonic flaw detector, the length from the surface echo S to the defect echo F (the defect echo F)
It is important to measure the position 1f), and this length can be known from the length in the horizontal axis direction between the surface echo S and the defect echo F of the displayed echo waveform. further,
In the inspection of the inspected object 1, as important as the above-mentioned length is to know the size of the defect 1f, which can be known by the height of the echo of the defect echo F. That is,
An artificial defect is created in advance by machining or the like on an object having the same material and the same shape as the object 1 to be inspected, and the magnitude of the echo of the artificial defect is recorded. Then, the size of the defect 1f can be known by comparing the height of the echo obtained by the inspection of the inspection object 1 with the size of the recorded echo.
しかしながら、上記従来の超音波探傷器においては、
欠陥1fの大きさを正確に測定することができない場合が
生じる。これを第13図により説明する。この図は第11図
(a)に示すエコー波形図のうち、欠陥エコーFの時間
軸(横軸)を極端に拡大した波形図である。なお、縦軸
はエコー高さを示す。他のエコー波形と同様、欠陥エコ
ーFもサンプリング期間τsでサンプリングされ、波形
上に黒点で示されるデータは順次波形メモリ6に格納さ
れる。ここで、液晶表示部15にエコー波形を表示するた
め、波形メモリ6のアドレスが数(ΔA/Dt)にしたがつ
て選択され、当該選択されたアドレスに格納されている
データが図示のサンプリング時刻tA〜tEにおけるデータ
であつたとすると、液晶表示部15に表示される欠陥エコ
ーの波形はこれらデータを結んだ線となる。この結果、
実際の欠陥エコーのピーク値は高さhであるにもかかわ
らず、液晶表示部15に表示される欠陥エコーのピーク値
はサンプリング時刻tDにおけるエコーの高さh′とな
り、正確なエコー高さを表示できなくなる。However, in the above conventional ultrasonic flaw detector,
In some cases, the size of the defect 1f cannot be measured accurately. This will be explained with reference to FIG. This diagram is a waveform diagram in which the time axis (horizontal axis) of the defect echo F is extremely enlarged in the echo waveform diagram shown in FIG. 11 (a). The vertical axis indicates the echo height. Similar to other echo waveforms, the defective echo F is sampled in the sampling period τ s , and the data indicated by black dots on the waveform are sequentially stored in the waveform memory 6. Here, in order to display the echo waveform on the liquid crystal display unit 15, the address of the waveform memory 6 is selected according to the number (ΔA / D t ), and the data stored at the selected address is sampled as shown in FIG. When Atsuta the data at time t a ~t E, the defect echo of the waveform is displayed on the liquid crystal display unit 15 becomes a line connecting these data. As a result,
Peak value of the actual defect echo even though a height h, the peak value of the defect echo displayed on the liquid crystal display unit 15 and the height h 'next to the echoes at the sampling time t D, accurate echo height Cannot be displayed.
一般に、エコー高さに依存する検査は、製品(被検査
物体1)に欠陥1fが存在するとき、その欠陥1fが許容し
得るものであるか否かの検査である場合が多い。したが
つて、上記のように、表示されたエコー高さh′が実際
のエコー高さhより小さくなる場合、製品が不良品であ
るにもかかわらず良品として処理されてしまうことにな
り、検査の信頼性が著るしく損われることになる。In general, the inspection depending on the echo height is often an inspection for determining whether or not the defect 1f is acceptable when a defect (if) exists in the product (the inspection object 1). Therefore, when the displayed echo height h 'is smaller than the actual echo height h as described above, the product is processed as a non-defective product even though the product is defective. Will be severely compromised.
さらに、上記のようにエコー高さhが正確に表示され
ない場合、必然的に当該エコー高さhに対応する欠陥位
置も正確に表示されないことになる。Further, when the echo height h is not accurately displayed as described above, the defect position corresponding to the echo height h is necessarily also not accurately displayed.
本発明の目的は、上記従来技術における課題を解決
し、被検査物体における検査範囲内のエコー高さおよび
欠陥位置をより正確に表示することができ、かつ、上記
検査範囲を容易に設定することができる超音波探傷器の
ゲート回路を提供するにある。An object of the present invention is to solve the above-mentioned problems in the conventional technique, to more accurately display the echo height and the defect position in the inspection range of the object to be inspected, and to easily set the inspection range. The purpose is to provide a gate circuit for an ultrasonic flaw detector.
上記の目的を達成するために、本発明は、超音波探触
子に対して所定のパルスを出力する送信部と、前記超音
波探触子によって検出された被検査物体からの反射信号
を受信する受信部と、この受信部で受信された信号を所
定のサンプリング周期で順次ディジタル値に変換するA/
D変換器と、このA/D変換器で変換されたデータを記憶す
る波形メモリと、この波形メモリのアドレスを順次指定
してゆくアドレスカウンタと、前記波形メモリに記憶さ
れたデータのうち所定間隔毎に抽出されたデータを表示
する表示部とを備えた超音波探傷器において、前記パル
スの出力後の任意の時間範囲の始期および終期を前記ア
ドレスカウンタのカウント値として演算するゲート演算
手段と、前記アドレスカウンタのカウント値が前記ゲー
ト演算手段により演算された前記始期に達したときゲー
トタイミング信号を出力し前記アドレスカウンタのカウ
ント値が前記ゲート演算手段により演算された前記終期
に達したとき前記ゲートタイミング信号を停止するゲー
トタイミング信号発生手段と、このゲートタイミング信
号発生手段からのゲートタイミング信号の出力期間に前
記A/D変換器から順次入力されるデータがそれ以前に入
力されたデータより大きいときこれを最大値として検出
する最大値検出手段と、この最大値検出手段で最大値が
検出される毎にそのときの前記アドレスカウンタの出力
値をラッチするラッチ手段と、前記ゲートタイミング信
号発生手段のゲートタイミング信号停止時における前記
ラッチ手段のカウント値に基づいて前記被検査物体内の
前記最大値発生深さを算出する演算手段とを設けたこと
を特徴とする。In order to achieve the above object, the present invention provides a transmitter that outputs a predetermined pulse to an ultrasonic probe, and a reflection signal from an object to be inspected detected by the ultrasonic probe. And a signal for converting the signal received by this receiver into digital values sequentially at a predetermined sampling period.
A D converter, a waveform memory that stores the data converted by this A / D converter, an address counter that sequentially specifies the addresses of this waveform memory, and a predetermined interval of the data stored in the waveform memory. In the ultrasonic flaw detector provided with a display unit for displaying the data extracted for each, gate operation means for calculating the start and end of an arbitrary time range after the output of the pulse as the count value of the address counter, The gate timing signal is output when the count value of the address counter reaches the start time calculated by the gate operation means, and the gate is output when the count value of the address counter reaches the end time calculated by the gate operation means. Gate timing signal generating means for stopping the timing signal and a gate timing signal generating means Maximum value detecting means for detecting the maximum value when the data sequentially input from the A / D converter during the output period of the automatic timing signal is larger than the previously input data, and the maximum value detecting means Latch means for latching the output value of the address counter at each time when is detected, and the inside of the object to be inspected based on the count value of the latch means when the gate timing signal of the gate timing signal generating means is stopped. An arithmetic means for calculating the maximum value generation depth is provided.
被検査物体からのエコーが受信部で受信されると、こ
のエコーは所定のサンプリング周期でサンプリングさ
れ、A/D変換器によりデイジタル値に変換される。一
方、検査すべき時間範囲の始期と終期が設定されると、
これら始期と終期に相当するカウント値がアドレスカウ
ンタのカウント値と比較され、まず、開始時間にゲート
タイミング信号が出力され、次いで終了時間に当該出力
が停止される。このゲートタイミング信号が出力されて
いる期間に、A/D変換されたデータのうちの最大値が検
出される。この最大値が検出されたときのアドレスカウ
ンタの値がラツチされ、この値が上記最大値に対応する
位置(欠陥位置)となる。When an echo from the object to be inspected is received by the receiving unit, the echo is sampled at a predetermined sampling period, and is converted into a digital value by an A / D converter. On the other hand, if the start and end of the time range to be inspected are set,
The count values corresponding to the start period and the end period are compared with the count value of the address counter. First, the gate timing signal is output at the start time and then the output is stopped at the end time. The maximum value of the A / D converted data is detected while the gate timing signal is being output. The value of the address counter when this maximum value is detected is latched, and this value becomes the position (defect position) corresponding to the maximum value.
以下、本発明を図示の実施例に基づいて説明する。 Hereinafter, the present invention will be described based on the illustrated embodiments.
第1図は本発明の実施例に係る超音波探傷器の系統図
である。図で、第10図に示す部分と同一部分には同一符
号が付してある。18′は本実施例の超音波探傷器本体、
19は所要のデータを入力するためのキーボード入力部、
20はROMを示す。CPU10は第10図に示すCPU10と同一であ
るが、処理手順を格納してあるROM20は従来例のROM12と
は処理内容の一部を異にする。21は検査物体1の任意の
測定範囲を設定するとともに当該測定範囲内に存在する
欠陥部のピーク値およびそのピーク値の位置を検出する
ゲート回路である。FIG. 1 is a system diagram of an ultrasonic flaw detector according to an embodiment of the present invention. In the figure, the same parts as those shown in FIG. 10 are designated by the same reference numerals. 18 ′ is the ultrasonic flaw detector main body of this embodiment,
19 is a keyboard input section for inputting required data,
20 indicates a ROM. The CPU 10 is the same as the CPU 10 shown in FIG. 10, but the ROM 20 which stores the processing procedure differs from the ROM 12 of the conventional example in a part of the processing contents. Reference numeral 21 is a gate circuit that sets an arbitrary measurement range of the inspection object 1 and detects the peak value of the defective portion existing in the measurement range and the position of the peak value.
第2図は第1図に示すキーボード入力部の平面図であ
る。図で、19aは数字「0」〜「9」より成る数値キ
ー、19bは少数点用のキー、19cは音速を入力するための
音速キー、19dはゲートレベルを入力するためのゲート
レベルキー、19eはゲート始点を入力するためのゲート
始点キー、19fはゲート終点を入力するためのゲート終
点キー、19gは入力した数値をセツトするためのセツト
キーである。FIG. 2 is a plan view of the keyboard input unit shown in FIG. In the figure, 19a is a numerical key consisting of numbers "0" to "9", 19b is a decimal point key, 19c is a sound velocity key for inputting a sound velocity, 19d is a gate level key for inputting a gate level, 19e is a gate start point key for inputting a gate start point, 19f is a gate end point key for inputting a gate end point, and 19g is a set key for setting an input numerical value.
第3図は第1図に示すゲート回路のブロツク図であ
る。図で、第1図に示す部分と同一部分には同一符号が
付してある。ゲート回路21はゲート信号発生回路22およ
び最大値検出回路23により構成されている。ゲート信号
発生回路22は、被検査物体1における検査すべき領域の
エコー信号のみを抽出するためのゲート信号を作成する
機能を有する。又、最大値検出回路23はゲート信号発生
回路22で作成されたゲート期間に入力されるエコー信号
の最大値を検出する機能および当該最大値が発生したと
きのアドレスを検出する機能を有する。ここで、ゲート
信号発生回路22および最大値検出回路23の構成を図によ
り説明する。FIG. 3 is a block diagram of the gate circuit shown in FIG. In the figure, the same parts as those shown in FIG. 1 are designated by the same reference numerals. The gate circuit 21 includes a gate signal generation circuit 22 and a maximum value detection circuit 23. The gate signal generation circuit 22 has a function of creating a gate signal for extracting only an echo signal of a region to be inspected in the inspection object 1. Further, the maximum value detection circuit 23 has a function of detecting the maximum value of the echo signal input during the gate period created by the gate signal generation circuit 22, and a function of detecting an address when the maximum value is generated. Here, the configurations of the gate signal generation circuit 22 and the maximum value detection circuit 23 will be described with reference to the drawings.
第4図は第3図に示すゲート信号発生回路22のブロツ
ク図である。図で、第1図に示す部分と同一部分には同
一符号を付して説明を省略する。22aは被検査物体1に
おける検査すべき領域の表面側端部位置に相当する値
(この値については後述する)をラツチするラツチ回
路、22bは上記領域の底面側端部位置に相当する値(後
述)をラツチするラツチ回路である。これらラツチ回路
22a、22bにラツチする値はCPU10により設定される。FIG. 4 is a block diagram of the gate signal generating circuit 22 shown in FIG. In the figure, the same parts as those shown in FIG. 22a is a latch circuit for latching a value (this value will be described later) corresponding to the surface side end position of the area to be inspected in the inspected object 1, and 22b is a value corresponding to the bottom surface side end position of the area ( It is a latch circuit that latches (described later). These latch circuits
The value that is latched in 22a and 22b is set by the CPU 10.
22cはアドレスカウンタ7のカウント値とラツチ回路2
2aにラツチされた値を比較するコンパレータ、22dはア
ドレスカウンタ7のカウント値とラツチ回路22bにラツ
チされた値を比較するコンパレータである。各コンパレ
ータ22c,22dは(+)側入力端と(−)側入力端を有
し、(−)側入力端の値が(+)側入力端の値より大き
いとき低レベル「0」を出力し、又、(+)側入力端の
値が(−)側入力端の値以上のとき高レベル「1」を出
力する。22c is the count value of the address counter 7 and the latch circuit 2
Reference numeral 2a is a comparator for comparing the latched value, and 22d is a comparator for comparing the count value of the address counter 7 and the latched value by the latch circuit 22b. Each comparator 22c, 22d has a (+) side input end and a (-) side input end, and outputs a low level "0" when the value of the (-) side input end is larger than the value of the (+) side input end. If the value at the (+) side input end is greater than or equal to the value at the (-) side input end, a high level "1" is output.
22eは各コンパレータ22c,22dの出力信号により作動す
るフリツプフロツプ回路である。フリツプフロツプ回路
22eはセツト端子Sとリセツト端子Rを有し、セツト端
子Sへの入力が低レベル「0」から高レベル「1」に変
化したときその出力が高レベル「1」となり、又、リセ
ツト端子Rへの入力が低レベル「0」から高レベル
「1」に変化したときその出力が「0」となる。このフ
リツプフロツプ回路22eの出力は、ゲート信号発生回路2
2の出力となり、エコー信号に対するゲートタイミング
信号となる。このゲート信号発生回路22の動作について
は後述する本実施例の動作において説明する。Reference numeral 22e is a flip-flop circuit which operates by the output signals of the comparators 22c and 22d. Flip-flop circuit
22e has a set terminal S and a reset terminal R, and when the input to the set terminal S changes from a low level "0" to a high level "1", its output becomes a high level "1", and the reset terminal R When the input to is changed from the low level "0" to the high level "1", the output becomes "0". The output of the flip-flop circuit 22e is the gate signal generation circuit 2
It becomes the output of 2 and becomes the gate timing signal for the echo signal. The operation of the gate signal generation circuit 22 will be described later in the operation of the present embodiment.
第5図は第3図に示す最大値検出回路23のブロツク図
である。図で、第1図に示す部分と同一部分には同一符
号を付して説明を省略する。22は第3図および第4図に
示すゲート信号発生回路である。23aはアドレスカウン
タ7のカウント値をラツチするラツチ回路、23bは検波
信号に対してCPU10に設定された値(後述するしきい
値)をラツチするラツチ回路、23cはタイミング回路8
の第1のクロツク信号aによりA/D変換器5の出力信号
を順次ラツチしてゆくラツチ回路、23dは後述するコン
パレータ23fの出力信号があつたときのA/D変換器5の出
力信号をラツチするラツチ回路である。23e,23fはゲー
ト信号発生回路22からゲート信号が出力されているとき
のみ作動するコンパレータである。コンパレータ23eは
ラツチ回路23bにラツチされた設定値とラツチ回路23cに
ラツチされた値とを比較し、後述の値が設定値以上のと
き高レベル信号を出力する。コンパレータ23fはラツチ
回路23cの値とラツチ回路23dの値とを比較し、前者の値
が後者の値以上のとき高レベル信号をラツチ回路23a,23
dに出力する。23gはコンパレータ23eの出力信号により
作動するフリツプフロツプ回路である。FIG. 5 is a block diagram of the maximum value detecting circuit 23 shown in FIG. In the figure, the same parts as those shown in FIG. Reference numeral 22 denotes a gate signal generation circuit shown in FIGS. 23a is a latch circuit for latching the count value of the address counter 7, 23b is a latch circuit for latching a value (threshold described later) set in the CPU 10 for the detection signal, and 23c is a timing circuit 8
A latch circuit for sequentially latching the output signal of the A / D converter 5 in accordance with the first clock signal a. This is a latch circuit for latching. 23e and 23f are comparators that operate only when a gate signal is output from the gate signal generation circuit 22. The comparator 23e compares the set value latched by the latch circuit 23b with the latched value by the latch circuit 23c, and outputs a high level signal when a value described later is equal to or more than the set value. The comparator 23f compares the value of the latch circuit 23c with the value of the latch circuit 23d, and outputs a high-level signal when the former value is equal to or greater than the latter value.
Output to d. 23g is a flip-flop circuit which is activated by the output signal of the comparator 23e.
次に、本実施例の動作を、第6図〜第9図を参照しな
がら説明する。第6図は本実施例において被検査物体1
の具体例となるものの検査領域を示す図、第7図は第6
図に示す被検査物体1から得られるエコー信号波形図で
ある。第6図で、2は水を介さずに被検査物体1の表面
に密着せしめられた探触子である。Agは被検査物体1に
対する検査範囲を示し、この例の場合、検査範囲Ag以外
の欠陥の検査は不要とされる。lg1は被検査物体1の表
面から検査範囲の始点までの距離、lg2は同じく終点ま
での距離を示す。第7図で、Tは送信エコー、Fは欠陥
エコー、Bは底面エコーである。又、tg1,tg2は第3,4図
に示すゲート信号発生回路22から出力されるゲート始点
およびゲート終点を示し、それぞれ距離lg1,lg2に対応
する。さらに、yoはCPU10に設定されたエコー信号の大
きさに対する前述のしきい値、ypは第3,5図に示す最大
値検出回路23で検出されるべき最大値を示す。Next, the operation of this embodiment will be described with reference to FIGS. FIG. 6 shows the object 1 to be inspected in this embodiment.
FIG. 7 is a diagram showing an inspection area of a concrete example of FIG.
It is an echo signal waveform diagram obtained from the to-be-inspected object 1 shown in the figure. In FIG. 6, reference numeral 2 is a probe that is brought into close contact with the surface of the object 1 to be inspected without passing through water. A g indicates the inspection range for the object to be inspected 1, and in this example, the inspection of defects other than the inspection range A g is unnecessary. l g1 indicates the distance from the surface of the inspected object 1 to the start point of the inspection range, and l g2 indicates the distance to the end point. In FIG. 7, T is a transmission echo, F is a defect echo, and B is a bottom echo. Further, t g1 and t g2 indicate the gate start point and the gate end point output from the gate signal generating circuit 22 shown in FIGS. 3 and 4, and correspond to the distances l g1 and l g2 , respectively. Further, y o represents the maximum value to the above-described threshold for the magnitude of the echo signal set in CPU 10, the y p is detected by the maximum value detection circuit 23 shown in third and fifth FIG.
なお、第9図はゲート信号発生回路22のゲート始点設
定用のラツチ回路22aとゲート終点設定用のラツチ回路2
2bにラツチするデータの設定手順を示すフローチヤート
である。Note that FIG. 9 shows a latch circuit 22a for setting the gate start point and a latch circuit 2 for setting the gate end point of the gate signal generation circuit 22.
2 is a flow chart showing a procedure for setting data to be latched in 2b.
さて、本実施例の動作は、(I)ゲート信号発生回路
22のラツチ回路22a,22bにゲートに必要な値を格納する
動作、(II)ゲート信号発生回路22からコンパレータ23
e,23fに対してゲートタイミング信号を発生させる動
作、(III)最大値検出回路23で検波信号最大値を検出
する動作、(IV)ラツチ回路23aにより欠陥位置を検出
する動作、および(V)しきい値yoを設定してイベント
信号を発生させる動作に大別することができる。以下、
上記の順にしたがつて本実施例の動作を説明する。The operation of the present embodiment is described in (I) Gate signal generation circuit
The operation of storing the necessary value in the gate in the latch circuits 22a and 22b of 22 and (II) the gate signal generation circuit 22 to the comparator 23
operation of generating a gate timing signal for e and 23f, (III) operation of detecting the maximum value of the detection signal by the maximum value detection circuit 23, (IV) operation of detecting a defect position by the latch circuit 23a, and (V) The operation can be broadly divided into the operations for generating the event signal by setting the threshold value y o . Less than,
The operation of this embodiment will be described in the order described above.
(I)ゲート信号発生回路22のラツチ回路22a,22bに対
してゲートに必要な値をラツチする動作 この動作は第8図(b)に示すゲートタイミング信号
の開始時間tg1と終了時間tg2に相当する値をラツチする
動作であり、第9図に示す手順により行なわれる。(I) latch 22a of the gate signal generating circuit 22, the start time of the operation the operation of latch values required for gates gate timing signal shown in Figure No. 8 (b) t g1 and end times for 22b t g2 Is an operation for latching a value corresponding to the value of, and is performed by the procedure shown in FIG.
まず、キーボード入力部19の各キー19a,19b,19c,19e,
19f,19gを用いて、被検材1の音速Vs、および第6,7図に
示す距離lg1,lg2が入力される。CPU10はこれらの値を読
込む(第9図に示す手順S1)。CPU10はこれらの値に基
づいて各距離lg1,lg2に対応する時間tg1,tg2(第7図,
第8図(a)に示されている)を演算する(手順S2)。
これらの演算は各距離の2倍を音速で除して得られる。
次いで、CPU10は第8図(d)に示すように、各時間
tg1,tg2に対応するアドレスカウンタ7のカウント値
Cg1,Cg2を演算する(手順S3)。即ち、アドレスカウン
タ7はタイミング回路8から出力されるクロツク信号a
により歩進せしめられるので、そのカウント値は時間に
比例し、したがつて上記各時間tg1,tg2はカウント値で
表わすことができる。そして、その演算は、各時間tg1,
tg2をクロツク信号aの周期τo(=τs)で除すことに
より得られる。この演算の際、得られたカウント値が少
数点以下となつた場合には適宜の手段で整数化が行なわ
れる。このようにして得られたカウント値Cg1,Cg2をそ
れぞれラツチ回路22a,22bに出力する(手順S4)。First, each key 19a, 19b, 19c, 19e,
Using 19f and 19g, the sound velocity V s of the test material 1 and the distances l g1 and l g2 shown in FIGS. 6 and 7 are input. The CPU 10 reads these values (step S 1 shown in FIG. 9). CPU10 is time corresponding to the distances l g1, l g2 on the basis of these values t g1, t g2 (Figure 7,
Figure 8 a shown in (a)) for calculating (Step S 2).
These calculations are obtained by dividing twice each distance by the speed of sound.
Next, the CPU 10 sets each time as shown in FIG. 8 (d).
Count value of address counter 7 corresponding to t g1 and t g2
C g1 and C g2 are calculated (step S 3 ). That is, the address counter 7 outputs the clock signal a output from the timing circuit 8.
, The count value is proportional to the time, so that the times t g1 and t g2 can be represented by the count value. Then, the calculation is performed at each time t g1 ,
It is obtained by dividing t g2 by the period τ o (= τ s ) of the clock signal a. In this calculation, if the obtained count value is less than the decimal point, it is converted into an integer by an appropriate means. And outputs the thus obtained count value C g1, C g2 respectively latch 22a, a 22b (Step S 4).
(II)ゲートタイミング信号を発生させる動作 上記(I)の動作により、ラツチ回路22a,22bにはそ
れぞれカウント値Cg1,Cg2に対応するデータが格納され
る。これらのデータによりゲートタイミング信号を発生
させるには、以下の処理が実行される。(II) Operation of Generating Gate Timing Signal By the operation of (I), the latch circuits 22a and 22b store data corresponding to the count values C g1 and C g2 , respectively. In order to generate the gate timing signal based on these data, the following processing is executed.
アドレスカウンタ7はタイミング回路8のクロツク信
号と同期して順次1つずつそのカウント値を増加する。
この動作は、A/D変換器5の変換動作と同期して行なわ
れる。アドレスカウンタ7のカウント値が第8図(d)
に示すカウント値Cg1(ラツチ回路22aにラツチされた値
と同じ値)に達すると、コンパレータ22cの出力は低レ
ベル「0」から高レベル「1」に変化する。この高レベ
ル信号「1」はフリツプフロツプ回路22eのセツト端子
Sに入力されるので、フリツプフロツプ回路22eから出
力されるゲートタイミング信号は第8図(b)に示すよ
うに高レベル「1」に変化する。この時間は第8図
(a)に示すように時間tg1である。The address counter 7 sequentially increments its count value by one in synchronization with the clock signal of the timing circuit 8.
This operation is performed in synchronization with the conversion operation of the A / D converter 5. The count value of the address counter 7 is shown in FIG. 8 (d).
When the count value C g1 shown in (1) (the same value as the value latched by the latch circuit 22a) is reached, the output of the comparator 22c changes from the low level "0" to the high level "1". Since this high level signal "1" is input to the set terminal S of the flip-flop circuit 22e, the gate timing signal output from the flip-flop circuit 22e changes to the high level "1" as shown in FIG. 8 (b). . This time is time t g1 as shown in FIG.
この状態でさらに時間が経過し、アドレスカウンタ7
のカウント値が増加してゆき、その値が第8図(d)に
示すカウント値Cg2(ラツチ回路22bにラツチされた値と
同じ値)に達すると、コンパレータ22dの出力は低レベ
ル「0」から高レベル「1」に変化する。これにより、
フリツプフロツプ回路22eの出力(ゲートタイミング信
号)は第8図(b)に示すように高レベル「1」から低
レベル「0」に変化する。この時間は第8図(a)に示
すように時間tg2である。このようにして、ゲート信号
発生回路22から第8図(b)に示すゲートタイミング信
号がコンパレータ23e,23fに出力され、そのゲート期
間、コンパレータ23e,23fが作動状態とされる。In this state, time further elapses, and the address counter 7
When the count value of the comparator 22d increases and reaches the count value C g2 (the same value as the value latched by the latch circuit 22b) shown in FIG. 8 (d), the output of the comparator 22d becomes low level "0". From high level to “1”. This allows
The output (gate timing signal) of the flip-flop circuit 22e changes from the high level "1" to the low level "0" as shown in FIG. 8 (b). This time is time t g2 as shown in FIG. In this way, the gate timing signal shown in FIG. 8B is output from the gate signal generating circuit 22 to the comparators 23e and 23f, and the comparators 23e and 23f are activated during the gate period.
(III)最大値検出動作 本実施例の超音波探傷器による検査は、上記(I)で
説明したラツチ回路22aに対してゲートに必要な値をラ
ツチした後、タイミング回路8からの周期Toのトリガ信
号(探触子2から超音波を放射させる信号)の出力によ
り開始される。トリガ信号の周期Toは被検査物体1の材
質および探傷のサイクルタイムにより決定される。即
ち、被検査物体1の材質が超音波の減衰の度合が小さい
ものであれば、エコーが充分減衰されないうちに次の超
音波が送信されて互いに干渉を生じるし、又、必要とす
る探傷サイクルタイムより極度に短かくすれば上記干渉
が生じなくても電力消耗が不必要に大きくなる。したが
つて、トリガ信号の周期Toはこれらを考慮して決定され
る。(III) inspection by the maximum value detection operation ultrasonic flaw detector of the present embodiment, after the latch values required for the gate relative to the latch circuit 22a described above (I), the period T o from the timing circuit 8 Is started by the output of a trigger signal (a signal that causes the probe 2 to emit an ultrasonic wave). The cycle T o of the trigger signal is determined by the material of the inspected object 1 and the cycle time of flaw detection. That is, if the material of the inspected object 1 has a low degree of attenuation of the ultrasonic wave, the next ultrasonic wave is transmitted before the echo is sufficiently attenuated and causes interference with each other. If the time is extremely short, the power consumption becomes unnecessarily large even if the interference does not occur. Therefore, the period T o of the trigger signal is determined in consideration of these.
タイミング回路8のトリガ信号により送信部3からパ
ルスが出力されて第6図における探触子2を励振する
と、探触子2から超音波が放射され、受信部4からは第
8図(a)に示すエコー信号が出力される。このエコー
信号は第8図(a)に示すように周期τsで順次A/D変換
され、変換されたデータは順次波形メモリ6およびゲー
ド回路21に出力される。波形メモリ6は前述のようにこ
れらのデータを格納する。一方、ゲート回路21に出力さ
れたデータは第5図に示すようにラツチ回路23c,23dに
より順次ラツチされてゆくが、ゲート信号発生回路22か
ら上記(II)で説明したゲートタイミング信号が出力さ
れない間はコンパレータ23e,23fは作動せず、最大値検
出動作は行なわれない。When a pulse is output from the transmitting unit 3 in response to a trigger signal of the timing circuit 8 and the probe 2 in FIG. 6 is excited, an ultrasonic wave is emitted from the probe 2 and the receiving unit 4 receives FIG. Is output. This echo signal is sequentially A / D converted at a period τ s as shown in FIG. 8A, and the converted data is sequentially output to the waveform memory 6 and the gate circuit 21. The waveform memory 6 stores these data as described above. On the other hand, the data output to the gate circuit 21 is sequentially latched by the latch circuits 23c and 23d as shown in FIG. 5, but the gate timing signal described in (II) above is not output from the gate signal generating circuit 22. During this period, the comparators 23e and 23f do not operate, and the maximum value detection operation is not performed.
トリガ信号が出力されてから(第8図(a)に示す送
信エコーTが発生してから)時間tg1が経過すると、第
8図(b)に示すようにゲート信号発生回路22からゲー
トタイミング信号が出力され、コンパレータ23e,23fが
作動状態となり、コンパレータ23fはラツチ回路23c,23d
にラツチされているデータを比較する。ここで、コンパ
レータ23fは、ラツチ回路23cにラツチされたデータDcと
ラツチ回路23dにラツチされたデータDdとの間に、Dc≧D
dの関係があるとき高レベル信号をラツチ回路23dに出力
する機能を有する。ラツチ回路23dはコンパレータ23fか
らの高レベル信号によりラツチしているデータをそのと
きA/D変換器5から出力されているデータに変更する。
これに対してラツチ回路23cはA/D変換器5の出力を順次
ラツチしてゆくのであるから、結局、ラツチ回路23dに
は、ゲート期間内において、A/D変換器5から出力され
てくるデータのうちそれまでの最大のデータが常にラツ
チされてゆくことになる。この状態が第8図(f)に示
されている。即ち、エコー信号が増加している間はラツ
チ回路23dにラツチされるデータも順次大きくなつてゆ
くが、エコー信号が減少に転じるとラツチされているデ
ータはそのまま保持され、エコー信号が再び増大してラ
ツチされているデータ以上の値となると、ラツチ回路23
dには増大した値がデータとしてラツチされてゆく。か
くして、最終的に、ラツチ回路23dには欠陥エコーFの
最大値ypがラツチされることとなり、このデータが最大
値検出回路23の出力値となる。そして、この最大値デー
タをCPU10で解析することにより欠陥の大きさを把握す
ることができる。When the time t g1 elapses after the trigger signal is output (after the transmission echo T shown in FIG. 8A is generated), the gate signal generation circuit 22 outputs the gate timing as shown in FIG. 8B. The signal is output, the comparators 23e and 23f are activated, and the comparator 23f is operated by the latch circuits 23c and 23d.
Compare the data latched in. Here, the comparator 23f determines that D c ≧ D between the data D c latched by the latch circuit 23c and the data D d latched by the latch circuit 23d.
It has a function of outputting a high level signal to the latch circuit 23d when there is a relationship of d . The latch circuit 23d changes the latched data by the high level signal from the comparator 23f to the data output from the A / D converter 5 at that time.
On the other hand, the latch circuit 23c sequentially latches the output of the A / D converter 5, so that the latch circuit 23d eventually outputs from the A / D converter 5 within the gate period. The largest data up to that point will always be latched. This state is shown in FIG. 8 (f). That is, while the echo signal is increasing, the data latched in the latch circuit 23d also increases in sequence, but when the echo signal starts to decrease, the latched data is held as it is and the echo signal increases again. If the value exceeds the latched data, the latch circuit 23
The increased value is latched as data in d. Thus, finally, the maximum value y p of the defect echo F is latched in the latch circuit 23d, and this data becomes the output value of the maximum value detection circuit 23. Then, by analyzing the maximum value data with the CPU 10, the size of the defect can be grasped.
(IV)欠陥位置検出動作 上記(III)で述べたように、コンパレータ23fは、A/
D変換器5から入力された新らしいデータがラツチ回路2
3dにラツチされているそれまでの最大値以上であるとき
高レベル信号を出力する。この高レベル信号はラツチ回
路23dに出力されると同時にラツチ回路23aにも出力され
る。ラツチ回路23aはコンパレータ23fから高レベル信号
が出力されたときのみ、そのときのアドレスカウンタ7
のカウント値をラツチする。この状態が第8図(e)に
示されている。即ち、アドレスカウンタ7のカウント値
は第8図(e)に破線で示すように時間の経過に比例し
て順次増大してゆくが、ラツチ回路23aには、ラツチ回
路23dにそれまでより大きな最大値がラツチされる毎に
そのときのカウント値がラツチされることになる。した
がつて、最終的にラツチ回路23aにラツチされるカウン
ト値はゲート期間内における欠陥エコーFの最大値ypが
発生したときのカウント値、即ちアドレス値Apとなる。
このようにして、欠陥エコーFの最大値ypに対応するア
ドレス値Apを得ることができ、これにより、正確な欠陥
位置を知ることができる。この欠陥位置の被検査物体1
表面からの距離lgは次式により求められる。(IV) Defect Position Detection Operation As described in (III) above, the comparator 23 f
New data input from D converter 5 is latch circuit 2.
A high level signal is output when the value is equal to or greater than the previous maximum value latched in 3d. This high-level signal is output to the latch circuit 23d at the same time as being output to the latch circuit 23d. Only when a high level signal is output from the comparator 23f, the latch circuit 23a outputs the address counter 7 at that time.
Latch the count value of. This state is shown in FIG. 8 (e). That is, the count value of the address counter 7 gradually increases in proportion to the passage of time as shown by the broken line in FIG. 8 (e), but the latch circuit 23a has a larger maximum value than the latch circuit 23d. Every time the value is latched, the count value at that time is latched. Therefore, the count value finally latched by the latch circuit 23a becomes the count value when the maximum value y p of the defect echo F in the gate period occurs, that is, the address value A p .
In this way, the address value A p corresponding to the maximum value y p of the defect echo F can be obtained, and thus the accurate defect position can be known. Inspection object 1 at this defect position
The distance l g from the surface is calculated by the following equation.
(IV)しきい値yoを設定してイベント信号を発生する動
作 しきい値yoは、ゲート間にA/D変換器5から出力され
る検波信号の中に欠陥からのエコー信号があるか否かを
判断するための値であり、検波信号中に含まれるノイズ
成分を考慮して決定される。このしきい値yoはキーボー
ド入力部19のゲートレベルキー19d、数値キー19a、小数
点用キー19bおよびセツトキー19gによりCPU10に入力さ
れ、ラツチ回路23bに保持される。この状態において、
ゲート信号発生回路22からゲートタイミング信号が出力
されると、コンパレータ23eは作動状態となり、A/D変換
器5から順次出力されてラツチ回路23cにラツチされて
ゆくエコー信号データと、ラツチ回路23bにラツチされ
ているしきい値yoとを順次比較してゆく。そして、ラツ
チ回路23cにラツチされたデータがしきい値yo以上のと
き、コンパレータ23eは高レベル信号をフリツプフロツ
プ回路23gに出力する。これにより、フリツプフロツプ
回路23gは、第8図(c)に示すように高レベルのイベ
ント信号を出力する。このイベント信号は、ゲート期間
中において欠陥が検出されたことを意味する信号であ
り、CPU10に入力され、CPU10はこのイベント信号に基づ
き、欠陥等を検出したことを意味する表示又は警報を発
生させる。なお、イベント信号をCPU10を介することな
く直接、表示又は警報のための信号として使用すること
もできる。 (IV) Threshold y operating threshold o Set generates an event signal y o, there is an echo signal from the defect in the detection signal output from the A / D converter 5 between the gate This is a value for determining whether or not it is determined in consideration of the noise component included in the detection signal. This threshold y o is the input gate level key 19d of the keyboard input unit 19, numerical keys 19a, the CPU10 the point keys 19b and Setsutoki 19 g, are kept in the latch circuit 23b. In this state,
When the gate timing signal is output from the gate signal generation circuit 22, the comparator 23e is activated, and the echo signal data sequentially output from the A / D converter 5 and latched by the latch circuit 23c and the latch circuit 23b. The latched threshold value y o is sequentially compared. Then, the data latched in the latch circuit 23c is when the above threshold y o, the comparator 23e outputs a high level signal to the flip-flop circuit 23 g. As a result, the flip-flop circuit 23g outputs a high-level event signal as shown in FIG. 8 (c). This event signal is a signal that indicates that a defect has been detected during the gate period, and is input to the CPU 10, and the CPU 10 generates a display or an alarm that indicates that a defect or the like has been detected based on the event signal. . Note that the event signal can be directly used as a signal for display or alarm without passing through the CPU 10.
以上、本実施例の構成および動作を説明した。この説
明から明らかなように、本実施例では、最大値検出回路
により欠陥等の最大値を検出するとともに、その最大値
が発生したときのアドレスも検出するようにしたので、
欠陥等の大きさと位置を正確に、かつ、ゲート期間が終
了した時点で直ちに知ることができる。又、簡単な回路
により検査範囲を設定することができる。さらに、しき
い値を設定してエコー信号のデータと比較するようにし
たので、欠陥の存在を警報又は表示することができる。The configuration and operation of the present embodiment have been described above. As is clear from this description, in the present embodiment, the maximum value detection circuit detects the maximum value of a defect or the like, and also detects the address when the maximum value occurs.
The size and position of a defect or the like can be accurately known immediately when the gate period ends. Also, the inspection range can be set by a simple circuit. Further, since the threshold value is set and compared with the data of the echo signal, the presence of the defect can be alarmed or displayed.
なお、上記実施例の説明では、ゲート期間を1つ設定
する例について説明したが、2つ以上のゲート期間を設
定することもできるのは明らかである。In the above description of the embodiment, an example in which one gate period is set has been described. However, it is apparent that two or more gate periods can be set.
〔発明の効果〕 以上述べたように、本発明では、任意の時間範囲内に
おけるエコー信号の最大値を検出するとともに、その最
大値が発生したときのアドレスカウンタの出力値をラツ
チするようにしたので、被検査物体の欠陥等の大きさと
位置を正確かつ直ちに知ることができる。又、検査範囲
の開始時間および終了時間に相当する各値とアドレスカ
ウンタのカウント値を比較するようにしたので、簡単な
手段で検査範囲を定めることができる。[Effects of the Invention] As described above, in the present invention, the maximum value of the echo signal within an arbitrary time range is detected, and the output value of the address counter when the maximum value occurs is latched. Therefore, the size and position of the defect or the like of the object to be inspected can be accurately and immediately known. Further, since the respective values corresponding to the start time and end time of the inspection range are compared with the count value of the address counter, the inspection range can be determined by a simple means.
第1図は本発明の実施例に係る超音波探傷器のブロツク
図、第2図は第1図に示すキーボード入力部の平面図、
第3図は第1図に示すゲート回路のブロツク図、第4図
は第3図に示すゲート信号発生回路のブロツク図、第5
図は第3図に示す最大値検出回路のブロツク図、第6図
は被検査物体の側面図、第7図は第6図に示す被検査物
体のエコー信号の波形図、第8図(a),(b),
(c),(d),(e),(f)は第1図に示すゲート
回路の動作を説明するタイムチヤート、第9図はゲート
信号発生回路のデータ設定の動作を説明するフローチヤ
ート、第10図は従来の超音波探傷器のブロツク図、第11
図(a),(b)はエコー信号波形図、第12図は第10図
に示す波形メモリの内容説明図、第13図は欠陥エコー信
号の波形図である。 1……被検査物体、2……探触子、3……送信部、4…
…受信部、5……A/D変換器、6……波形メモリ、7…
…アドレスカウンタ、8……タイミング回路、10……CP
U、19……キーボード入力部、20……ROM、21……ゲート
回路、22……ゲート信号発生回路、22a,22b……ラツチ
回路、22c,22d……コンパレータ、22e……フリツプフロ
ツプ回路、23……最大値検出回路、23a,23b,23c,23d…
…ラツチ回路、23e,23f……コンパレータ。FIG. 1 is a block diagram of an ultrasonic flaw detector according to an embodiment of the present invention, FIG. 2 is a plan view of a keyboard input unit shown in FIG.
3 is a block diagram of the gate circuit shown in FIG. 1, FIG. 4 is a block diagram of the gate signal generation circuit shown in FIG. 3, and FIG.
FIG. 6 is a block diagram of the maximum value detecting circuit shown in FIG. 3, FIG. 6 is a side view of the inspected object, FIG. 7 is a waveform diagram of an echo signal of the inspected object shown in FIG. 6, and FIG. ), (B),
(C), (d), (e) and (f) are time charts for explaining the operation of the gate circuit shown in FIG. 1, and FIG. 9 is a flow chart for explaining the data setting operation of the gate signal generating circuit. Figure 10 is a block diagram of a conventional ultrasonic flaw detector,
FIGS. 12A and 12B are echo signal waveform diagrams, FIG. 12 is a diagram for explaining the contents of the waveform memory shown in FIG. 10, and FIG. 13 is a waveform diagram for defective echo signals. 1 ... inspected object, 2 ... probe, 3 ... transmitter, 4 ...
… Receiver, 5 …… A / D converter, 6 …… Waveform memory, 7 ・ ・ ・
... Address counter, 8 ... Timing circuit, 10 ... CP
U, 19 ... Keyboard input section, 20 ... ROM, 21 ... Gate circuit, 22 ... Gate signal generation circuit, 22a, 22b ... Latch circuit, 22c, 22d ... Comparator, 22e ... Flip-flop circuit, 23 ...... Maximum value detection circuit, 23a, 23b, 23c, 23d ...
… Latch circuit, 23e, 23f …… Comparator.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−150664(JP,A) 特開 昭60−17354(JP,A) 特公 昭53−21675(JP,B2) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-63-150664 (JP, A) JP-A-60-17354 (JP, A) JP-B-53-21675 (JP, B2)
Claims (1)
する送信部と、前記超音波探触子によって検出された被
検査物体からの反射信号を受信する受信部と、この受信
部で受信された信号を所定のサンプリング周期で順次デ
ィジタル値に変換するA/D変換器と、このA/D変換器で変
換されたデータを記憶する波形メモリと、この波形メモ
リのアドレスを順次指定してゆくアドレスカウンタと、
前記波形メモリに記憶されたデータのうち所定間隔毎に
抽出されたデータを表示する表示部とを備えた超音波探
傷器において、前記パルスの出力後の任意の時間範囲の
始期および終期を前記アドレスカウンタのカウント値と
して演算するゲート演算手段と、前記アドレスカウンタ
のカウント値が前記ゲート演算手段により演算された前
記始期に達したときゲートタイミング信号を出力し前記
アドレスカウンタのカウント値が前記ゲート演算手段に
より演算された前記終期に達したとき前記ゲートタイミ
ング信号を停止するゲートタイミング信号発生手段と、
このゲートタイミング信号発生手段からのゲートタイミ
ング信号の出力期間に前記A/D変換器から順次入力され
るデータがそれ以前に入力されたデータより大きいとき
これを最大値として検出する最大値検出手段と、この最
大値検出手段で最大値が検出される毎にそのときの前記
アドレスカウンタの出力値をラッチするラッチ手段と、
前記ゲートタイミング信号発生手段のゲートタイミング
信号停止時における前記ラッチ手段のカウント値に基づ
いて前記被検査物体内の前記最大値発生深さを算出する
演算手段とを設けたことを特徴とする超音波探傷器のゲ
ート回路。A transmitting unit for outputting a predetermined pulse to the ultrasonic probe; a receiving unit for receiving a reflection signal from the object to be detected detected by the ultrasonic probe; A / D converter that sequentially converts the signal received at step 2 into a digital value at a predetermined sampling period, a waveform memory that stores the data converted by this A / D converter, and an address of the waveform memory that is sequentially specified Address counter
In an ultrasonic flaw detector having a display unit for displaying data extracted at predetermined intervals among the data stored in the waveform memory, the start and end of an arbitrary time range after the output of the pulse is the address. Gate calculating means for calculating as a count value of a counter, and a gate timing signal is output when the count value of the address counter reaches the start time calculated by the gate calculating means, and the count value of the address counter is the gate calculating means. A gate timing signal generating means for stopping the gate timing signal when the end period calculated by
Maximum value detecting means for detecting the maximum value when the data sequentially input from the A / D converter during the output period of the gate timing signal from the gate timing signal generating means is larger than the data previously input; Latching means for latching the output value of the address counter at each time when the maximum value is detected by the maximum value detecting means,
An ultrasonic wave, comprising: an arithmetic means for calculating the maximum value generation depth in the inspected object based on a count value of the latch means when the gate timing signal of the gate timing signal generating means is stopped. Gate circuit of flaw detector.
Priority Applications (1)
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---|---|---|---|
JP2002529A JP2513882B2 (en) | 1990-01-11 | 1990-01-11 | Gate circuit of ultrasonic flaw detector |
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JPH03209159A JPH03209159A (en) | 1991-09-12 |
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-
1990
- 1990-01-11 JP JP2002529A patent/JP2513882B2/en not_active Expired - Lifetime
Also Published As
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