JP2512661B2 - 非バイナリ・ハイパ―キュ―ブ形式のコンピュ―タ・システムおよびネットワ―クにおける複数ノ―ドの接続方法 - Google Patents
非バイナリ・ハイパ―キュ―ブ形式のコンピュ―タ・システムおよびネットワ―クにおける複数ノ―ドの接続方法Info
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- G06F15/163—Interprocessor communication
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- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
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Description
【0001】
【産業上の利用分野】本発明は、一般的に、大規模並列
コンピュータ・システムを形成する処理要素の相互接続
に関し、特に、無数の処理要素を、処理要素1個当たり
の接続数がネットワークの直径(diameter)と
均衡するように相互接続する方法に関する。本発明は、
具体的には、非バイナリ・ハイパーキューブ・ネットワ
ークを提供する。
コンピュータ・システムを形成する処理要素の相互接続
に関し、特に、無数の処理要素を、処理要素1個当たり
の接続数がネットワークの直径(diameter)と
均衡するように相互接続する方法に関する。本発明は、
具体的には、非バイナリ・ハイパーキューブ・ネットワ
ークを提供する。
【0002】
【従来の技術】コンピュータ要素のコストが低下するに
従って、非常に大きなネットワークを構成できる可能性
が現実化しつつある。Ralph Duncanは“A
Survey of Parallel Compu
ter Architectures”, Compu
ter, February 1990, pp.5〜
16において、並列処理への種々のアプローチを解説し
ている。Duncanが記述している並列アーキテクチ
ャのクラスの1つは、種々のデータに対して種々の命令
を自律的に実行するマルチプロセッサを含む。Dunc
anはこれを、MIMD(multiple inst
ruction multiple data arc
hitecture:複数命令複数データ方式)と分類
している。この並列アーキテクチャのクラスには、リン
グ,メッシュ,ツリー,およびハイパーキューブのトポ
ロジがある。リング・トポロジは、Nをノードの数とす
ると、N/2の通信直径を有していると特徴付けられ
る。通信直径は最悪の経路長と定義される。また、2次
元メッシュ・トポロジは、Nをノードの数とすると、2
(N−1)の通信直径を有し、これはツリー・トポロジ
の典型的な通信直径でもあり、いずれの場合も、通信直
径を減少させるために種々の方策が講じられている。
従って、非常に大きなネットワークを構成できる可能性
が現実化しつつある。Ralph Duncanは“A
Survey of Parallel Compu
ter Architectures”, Compu
ter, February 1990, pp.5〜
16において、並列処理への種々のアプローチを解説し
ている。Duncanが記述している並列アーキテクチ
ャのクラスの1つは、種々のデータに対して種々の命令
を自律的に実行するマルチプロセッサを含む。Dunc
anはこれを、MIMD(multiple inst
ruction multiple data arc
hitecture:複数命令複数データ方式)と分類
している。この並列アーキテクチャのクラスには、リン
グ,メッシュ,ツリー,およびハイパーキューブのトポ
ロジがある。リング・トポロジは、Nをノードの数とす
ると、N/2の通信直径を有していると特徴付けられ
る。通信直径は最悪の経路長と定義される。また、2次
元メッシュ・トポロジは、Nをノードの数とすると、2
(N−1)の通信直径を有し、これはツリー・トポロジ
の典型的な通信直径でもあり、いずれの場合も、通信直
径を減少させるために種々の方策が講じられている。
【0003】これらの既知のネットワーク・トポロジの
うち、ハイパーキューブは興味深いトポロジ的特性を有
している。ブールのnキューブすなわち“ハイパーキュ
ーブ”トポロジは、n次元アレイに配置されたN=2n
個のプロセッサを使用する。アレイ中の各ノードすなわ
ちプロセッサは、隣接ノードに対してn=log2 N個
の双方向リンクを有する。図1はn=2,3,4のとき
のハイパーキューブを示す。既存のハイパーキューブ・
マシンの例として、Caltech社のCosmicC
ube、Intel社のiPSC/2、NCube社の
Ncube/10がある。これらおよび他のハイパーキ
ューブ・コンピュータ・システムの説明は、John.
P Hayes他が“Hypercube Super
computers”,Proceedings of
the IEEE,vol.77, no.12,
December 1989, pp.1829〜18
41において与えられている。Ophir Fried
erはその著“Multiprocessor Alg
orithms for Relational−Da
tabase Operations on Hype
rcube System”, Computer,
November 1990,pp.13〜28におい
て、特にデータベース・エンジンとしてのハイパーキュ
ーブ・システムを説明している。Hayes他はハイパ
ーキューブ・コンピュータに対する種々の代表的アプリ
ケーションを列挙している。
うち、ハイパーキューブは興味深いトポロジ的特性を有
している。ブールのnキューブすなわち“ハイパーキュ
ーブ”トポロジは、n次元アレイに配置されたN=2n
個のプロセッサを使用する。アレイ中の各ノードすなわ
ちプロセッサは、隣接ノードに対してn=log2 N個
の双方向リンクを有する。図1はn=2,3,4のとき
のハイパーキューブを示す。既存のハイパーキューブ・
マシンの例として、Caltech社のCosmicC
ube、Intel社のiPSC/2、NCube社の
Ncube/10がある。これらおよび他のハイパーキ
ューブ・コンピュータ・システムの説明は、John.
P Hayes他が“Hypercube Super
computers”,Proceedings of
the IEEE,vol.77, no.12,
December 1989, pp.1829〜18
41において与えられている。Ophir Fried
erはその著“Multiprocessor Alg
orithms for Relational−Da
tabase Operations on Hype
rcube System”, Computer,
November 1990,pp.13〜28におい
て、特にデータベース・エンジンとしてのハイパーキュ
ーブ・システムを説明している。Hayes他はハイパ
ーキューブ・コンピュータに対する種々の代表的アプリ
ケーションを列挙している。
【0004】図1を参照する際、注意したいのは、ノー
ドのアドレスに対する番号付け規則である。n=2のと
き、ノードは4個(N=22 )でアドレスは00,0
1,10,11である。各ノードは2つの他のノードに
接続され、各ノードは1ビットだけアドレスが違う隣接
ノードに接続されるというルールが適用される。n=3
のとき、ノードは8個(N=23 )で、アドレスは00
0,001,010,011,100,101,11
0,111であり、接続方式も同じで、例えばノード0
00はノード001,010,100に接続される。n
=4のときはノードが16個(N=24 )となるが、接
続方式は同じである。Laxmi N. Bhuyan
and Dharma P. Agrawalは“G
eneralized Hypercube and
Hyperbus Structures for a
Computer Network”, IEEE
Transactions on Computer
s, vol.c−33,no.4, April 1
984, pp.323〜333において、バイナリ・
ハイパーキューブの、可変基数の番号付けに対する一般
化について説明している。この方式では、ネットワーク
のノードが、数の各ディジットが異なる基数に基づくよ
うな方法で番号付けされている。ノードは、ノード・ア
ドレスが正確に1ディジット異なるとき常に接続され
る。
ドのアドレスに対する番号付け規則である。n=2のと
き、ノードは4個(N=22 )でアドレスは00,0
1,10,11である。各ノードは2つの他のノードに
接続され、各ノードは1ビットだけアドレスが違う隣接
ノードに接続されるというルールが適用される。n=3
のとき、ノードは8個(N=23 )で、アドレスは00
0,001,010,011,100,101,11
0,111であり、接続方式も同じで、例えばノード0
00はノード001,010,100に接続される。n
=4のときはノードが16個(N=24 )となるが、接
続方式は同じである。Laxmi N. Bhuyan
and Dharma P. Agrawalは“G
eneralized Hypercube and
Hyperbus Structures for a
Computer Network”, IEEE
Transactions on Computer
s, vol.c−33,no.4, April 1
984, pp.323〜333において、バイナリ・
ハイパーキューブの、可変基数の番号付けに対する一般
化について説明している。この方式では、ネットワーク
のノードが、数の各ディジットが異なる基数に基づくよ
うな方法で番号付けされている。ノードは、ノード・ア
ドレスが正確に1ディジット異なるとき常に接続され
る。
【0005】ハイパーキューブ・アーキテクチャが幾つ
かの非常に魅力的なトポロジ的特性を提供する一方で、
これらのネットワークのノードが数千を超えても、ノー
ド当たりの接続数および経路長は固定的にしか増大しな
い。ノード当たりの接続又は経路長が現在の技術に対し
て大きくなり過ぎると、設計者は新しいネットワーク・
アルゴリズムをゼロから考えなくてはならない。これら
の新しいその場限りのトポロジは、古いトポロジで小さ
いネットワーク上で動いていた既存のプログラムの実施
に悪影響を及ぼす。
かの非常に魅力的なトポロジ的特性を提供する一方で、
これらのネットワークのノードが数千を超えても、ノー
ド当たりの接続数および経路長は固定的にしか増大しな
い。ノード当たりの接続又は経路長が現在の技術に対し
て大きくなり過ぎると、設計者は新しいネットワーク・
アルゴリズムをゼロから考えなくてはならない。これら
の新しいその場限りのトポロジは、古いトポロジで小さ
いネットワーク上で動いていた既存のプログラムの実施
に悪影響を及ぼす。
【0006】
【発明が解決しようとする課題】本発明の目的は、無数
のノードをサポートする一般化されたハイパーキューブ
構造を形成するための、プロセッサの相互接続方法を提
供することにある。
のノードをサポートする一般化されたハイパーキューブ
構造を形成するための、プロセッサの相互接続方法を提
供することにある。
【0007】本発明の他の目的は、プロセッサ1個当た
りの相互接続数がネットワーク直径に適合するような、
相互接続プロセッサから構成されるコンピュータ構造を
提供することにある。
りの相互接続数がネットワーク直径に適合するような、
相互接続プロセッサから構成されるコンピュータ構造を
提供することにある。
【0008】
【課題を解決するための手段】本発明により、処理要素
1個当たりの接続の数がネットワーク直径と均衡し得る
ように、処理要素を相互接続する方法が提供される。こ
れは、基底が可変の数字系でネットワークのノードを数
えることによって流動性を改良し、ハイパーキューブの
多くの周知かつ所望のトポロジ的特性を保持するトポロ
ジを作成することによって行われる。この方法は、基底
が2の数字系を用いると、既知のブール・バイナリ・ハ
イパーキューブ・トポロジを形成する。しかし、ブール
・バイナリ・ハイパーキューブと違い、本発明の実施に
より、少数の相互接続を有する非バイナリ・ハイパーキ
ューブが提供され、無数のノードを有する非常に大規模
なコンピュータ・システムの実用化が可能になる。
1個当たりの接続の数がネットワーク直径と均衡し得る
ように、処理要素を相互接続する方法が提供される。こ
れは、基底が可変の数字系でネットワークのノードを数
えることによって流動性を改良し、ハイパーキューブの
多くの周知かつ所望のトポロジ的特性を保持するトポロ
ジを作成することによって行われる。この方法は、基底
が2の数字系を用いると、既知のブール・バイナリ・ハ
イパーキューブ・トポロジを形成する。しかし、ブール
・バイナリ・ハイパーキューブと違い、本発明の実施に
より、少数の相互接続を有する非バイナリ・ハイパーキ
ューブが提供され、無数のノードを有する非常に大規模
なコンピュータ・システムの実用化が可能になる。
【0009】本発明はLaxmi N. Bhuyan
and Dharma P. Agrawal, s
upraによって提案された方式の改良である。本発明
は、ノードのアドレスが1ディジット違うとき常にノー
ドが接続される訳ではないトポロジを作成する。本発明
は新しい変数dを導入するが、その目的はネットワーク
・リング内で中間のアーク接続数を制御することによ
り、ネットワーク全体の密度を制御することにある。N
個のノードを有するネットワークに対して、N=bn と
なるような正の整数bおよびnが存在すると仮定する。
新しい変数dは、bが偶数なら1≦d≦b/2、bが奇
数なら1≦d≦(b−1)/2である。ネットワークの
ノードは基底bで番号付けされる。2つのノードxとy
は、 1.xのアドレスがyのアドレスと正確に1ディジット
異なり、 2.xi ≠yi であるディジットiについて、j≦dを
満たすjに対して、yi =(xi +j) mod b、
又は、yi =(xi −j) modbである場合および
この場合に限り接続する。
and Dharma P. Agrawal, s
upraによって提案された方式の改良である。本発明
は、ノードのアドレスが1ディジット違うとき常にノー
ドが接続される訳ではないトポロジを作成する。本発明
は新しい変数dを導入するが、その目的はネットワーク
・リング内で中間のアーク接続数を制御することによ
り、ネットワーク全体の密度を制御することにある。N
個のノードを有するネットワークに対して、N=bn と
なるような正の整数bおよびnが存在すると仮定する。
新しい変数dは、bが偶数なら1≦d≦b/2、bが奇
数なら1≦d≦(b−1)/2である。ネットワークの
ノードは基底bで番号付けされる。2つのノードxとy
は、 1.xのアドレスがyのアドレスと正確に1ディジット
異なり、 2.xi ≠yi であるディジットiについて、j≦dを
満たすjに対して、yi =(xi +j) mod b、
又は、yi =(xi −j) modbである場合および
この場合に限り接続する。
【0010】
【実施例】本発明の特定の実施例を説明する前に、一般
的な用語でネットワーク接続アルゴリズムを説明する。
アルゴリズムはNがネットワークにおけるノード数であ
る場合、N=bn となるような正の整数bおよびnが存
在するとの仮定に基づく。整数dは、密度変数を表わ
し、bが偶数のとき1とb/2の間から選び、bが奇数
のとき1と(b−1)/2の間から選ぶ。dを選んだ
ら、ネットワークのノードを基底bで番号付ける。言い
換えれば、a0 ,a1 ,…,am-1 ,am がそれぞれb
より小さい非負の整数である場合、 N=am bm +am-1 bm-1 +・・・+a1 b1 +a0 b0 とする。基底が10(b=10)の数字系では、記号a
i は“ディジット”と呼ばれ、基底が2(b=2)の数
字系では、記号ai は“ビット”と呼ばれる。数字系の
基底が10でなくても、一般性を失わないので、記号a
i をここでは“ディジット”と呼ぶ。
的な用語でネットワーク接続アルゴリズムを説明する。
アルゴリズムはNがネットワークにおけるノード数であ
る場合、N=bn となるような正の整数bおよびnが存
在するとの仮定に基づく。整数dは、密度変数を表わ
し、bが偶数のとき1とb/2の間から選び、bが奇数
のとき1と(b−1)/2の間から選ぶ。dを選んだ
ら、ネットワークのノードを基底bで番号付ける。言い
換えれば、a0 ,a1 ,…,am-1 ,am がそれぞれb
より小さい非負の整数である場合、 N=am bm +am-1 bm-1 +・・・+a1 b1 +a0 b0 とする。基底が10(b=10)の数字系では、記号a
i は“ディジット”と呼ばれ、基底が2(b=2)の数
字系では、記号ai は“ビット”と呼ばれる。数字系の
基底が10でなくても、一般性を失わないので、記号a
i をここでは“ディジット”と呼ぶ。
【0011】次に、ネットワークのノードxとyは 1.xのアドレスがyのアドレスと正確に1ディジット
異なり、 2.xi ≠yi であるディジットiについて、j≦dを
満たすjに対して、yi =(xi +j) mod b、
又は、yi =(xi −j) modbである場合および
その場合に限り接続する。−x mod y=(y−
x) modbに注意する。例えば、b=5およびd=
1の場合、アドレスが1234であるノードは、アドレ
ス2234,0234,1334,1134,122
4,1244,1233,および1230を有するノー
ドに接続する。dはネットワークの密度を制御すること
に注目する。dが増大すると、ネットワークの密度はよ
り密になる。
異なり、 2.xi ≠yi であるディジットiについて、j≦dを
満たすjに対して、yi =(xi +j) mod b、
又は、yi =(xi −j) modbである場合および
その場合に限り接続する。−x mod y=(y−
x) modbに注意する。例えば、b=5およびd=
1の場合、アドレスが1234であるノードは、アドレ
ス2234,0234,1334,1134,122
4,1244,1233,および1230を有するノー
ドに接続する。dはネットワークの密度を制御すること
に注目する。dが増大すると、ネットワークの密度はよ
り密になる。
【0012】アルゴリズムの応用の際、種々のノードの
ポートは、それらが接続されるノードのディジットおよ
びディジット値の両方を示すように、ラベルが付けられ
る。例えば、3,7というラベルが付けられたポート
は、3番目のディジットが7であるノードに接続する。
ノード1個につき接続の数はμlogb Nで、bが偶数
およびd=b/2の場合にμ=b−1とする以外はμ=
2dである。d以下の各整数に対してノード・アドレス
の各ディジット毎に2つの接続があることを考慮する
と、これは正しい。ノード・アドレスにおけるディジッ
ト数はlogb である。ネットワーク直径は
ポートは、それらが接続されるノードのディジットおよ
びディジット値の両方を示すように、ラベルが付けられ
る。例えば、3,7というラベルが付けられたポート
は、3番目のディジットが7であるノードに接続する。
ノード1個につき接続の数はμlogb Nで、bが偶数
およびd=b/2の場合にμ=b−1とする以外はμ=
2dである。d以下の各整数に対してノード・アドレス
の各ディジット毎に2つの接続があることを考慮する
と、これは正しい。ノード・アドレスにおけるディジッ
ト数はlogb である。ネットワーク直径は
【0013】
【数1】
【0014】によって与えられる。
【0015】図2は、d=1とした場合の基底8(すな
わちb=8)のネットワークにおける典型的なリング・
トポロジを示す。このネットワークには8個のコンピュ
ータすなわち8個のノードがあり、n=1すなわちN=
81 である。この図は簡単であるが、次の3つの図(図
3,4,5)は、dの値を増加させたときのネットワー
ク密度における効果を示す。図3はd=2の場合であ
る。この場合、各コンピュータは4個の他のコンピュー
タに接続する。図4はd=3の場合である。この場合、
各コンピュータは6個の他のコンピュータに接続する。
図5はd=4の場合である。この場合、各コンピュータ
は7個の他のコンピュータに接続する。このように、図
2,図3,図4および図5は、dの値の増加に対する単
純な8ノード・ネットワークの密度が増加する様子を示
したものである。
わちb=8)のネットワークにおける典型的なリング・
トポロジを示す。このネットワークには8個のコンピュ
ータすなわち8個のノードがあり、n=1すなわちN=
81 である。この図は簡単であるが、次の3つの図(図
3,4,5)は、dの値を増加させたときのネットワー
ク密度における効果を示す。図3はd=2の場合であ
る。この場合、各コンピュータは4個の他のコンピュー
タに接続する。図4はd=3の場合である。この場合、
各コンピュータは6個の他のコンピュータに接続する。
図5はd=4の場合である。この場合、各コンピュータ
は7個の他のコンピュータに接続する。このように、図
2,図3,図4および図5は、dの値の増加に対する単
純な8ノード・ネットワークの密度が増加する様子を示
したものである。
【0016】本発明による相互接続技術のより実際的な
応用を、125個のコンピュータ・ネットワークによっ
て、図6に示す。本実施例では基底b=5,n=3すな
わちN=bn =53 =125である。このネットワーク
の密度を最小にするために、d=1とする。このネット
ワークは5個のプレーン10,11,12,13,14
において実施され、個々のプレーンは25個のコンピュ
ータ15を有している。各プレーン内には5個のリング
と5個のループが存在する。ネットワーク内の各コンピ
ュータは、2個がリング内、2個がループ内、2個が異
なるプレーン内にある計6個の他のコンピュータに接続
される。
応用を、125個のコンピュータ・ネットワークによっ
て、図6に示す。本実施例では基底b=5,n=3すな
わちN=bn =53 =125である。このネットワーク
の密度を最小にするために、d=1とする。このネット
ワークは5個のプレーン10,11,12,13,14
において実施され、個々のプレーンは25個のコンピュ
ータ15を有している。各プレーン内には5個のリング
と5個のループが存在する。ネットワーク内の各コンピ
ュータは、2個がリング内、2個がループ内、2個が異
なるプレーン内にある計6個の他のコンピュータに接続
される。
【0017】この比較的単純なネットワークに対してさ
え、密度変数dの選択は、従来知られていなかったネッ
トワークの密度の制御を可能にする。図6のネットワー
クは、エッジコネクタを有する5個のプリント回路板の
一実施例を表す。しかし、本発明は現実に実施が可能か
否かに対して、相互接続密度が重要な意味を持ってくる
非常に大規模なネットワークにおいて特に有利である。
え、密度変数dの選択は、従来知られていなかったネッ
トワークの密度の制御を可能にする。図6のネットワー
クは、エッジコネクタを有する5個のプリント回路板の
一実施例を表す。しかし、本発明は現実に実施が可能か
否かに対して、相互接続密度が重要な意味を持ってくる
非常に大規模なネットワークにおいて特に有利である。
【0018】本実施例ではd=1,b=8,n=4とし
て、これを図7,図8,図9に示す。この実施例ではN
=bn =84 =4096である。この非常に大きな数の
ノードに対して、密度を最小にするように密度変数dを
1とする。
て、これを図7,図8,図9に示す。この実施例ではN
=bn =84 =4096である。この非常に大きな数の
ノードに対して、密度を最小にするように密度変数dを
1とする。
【0019】図7は最も下位レベルのパッケージングを
示す。200 〜207 の各ボックスは、ボックス1個に
つき48個(3×16)のデータ・パス221 ,2
22 ,223 と接続される8個のコンピュータを含んで
いる。図7のパッケージ24全体は64個(8×8)の
コンピュータを含んでいる。パッケージ24は、システ
ムの残りのコンピュータと、256個(2×128)の
データ・パス261 と262 によって相互接続する。
示す。200 〜207 の各ボックスは、ボックス1個に
つき48個(3×16)のデータ・パス221 ,2
22 ,223 と接続される8個のコンピュータを含んで
いる。図7のパッケージ24全体は64個(8×8)の
コンピュータを含んでいる。パッケージ24は、システ
ムの残りのコンピュータと、256個(2×128)の
データ・パス261 と262 によって相互接続する。
【0020】図8は次のレベルのパッケージングを示
す。各パッケージ240 〜247 は、図7に示したよう
なデータ・パス256個と共に64個のコンピュータを
含んでいる。より大きなパッケージ30はこのように、
512(8×64)個のコンピュータを含み、1024
(2×512)個のデータ・パスをサポートしている。
図9は8個のパッケージ300 〜307 を含み、それぞ
れ512個のコンピュータと1024個のデータ・パス
を含んでいる。最高レベルのパッケージングには、40
96(8×512)個のコンピュータと1024個のデ
ータ・パスが存在する。
す。各パッケージ240 〜247 は、図7に示したよう
なデータ・パス256個と共に64個のコンピュータを
含んでいる。より大きなパッケージ30はこのように、
512(8×64)個のコンピュータを含み、1024
(2×512)個のデータ・パスをサポートしている。
図9は8個のパッケージ300 〜307 を含み、それぞ
れ512個のコンピュータと1024個のデータ・パス
を含んでいる。最高レベルのパッケージングには、40
96(8×512)個のコンピュータと1024個のデ
ータ・パスが存在する。
【0021】この4096ノードのネットワークにおい
て、各ノードはわずか8個の他のノードにだけ直接接続
される。これによって、任意のノードが16個だけの中
間ノードを含むことにより、ネットワーク内の他の任意
のノードと通信することが可能になる。これと良い対照
をなすのが、各ノードが、8個ではなく12個の他のノ
ードに接続される、より密なネットワークを要求するブ
ール・バイナリ・ハイパーキューブの場合である。この
ように、本発明はブール・バイナリ・ハイパーキューブ
と比べ、配線密度において33%の低下が可能である。
この低下は、ネットワーク直径をそれに伴い33%増加
することで相殺される。
て、各ノードはわずか8個の他のノードにだけ直接接続
される。これによって、任意のノードが16個だけの中
間ノードを含むことにより、ネットワーク内の他の任意
のノードと通信することが可能になる。これと良い対照
をなすのが、各ノードが、8個ではなく12個の他のノ
ードに接続される、より密なネットワークを要求するブ
ール・バイナリ・ハイパーキューブの場合である。この
ように、本発明はブール・バイナリ・ハイパーキューブ
と比べ、配線密度において33%の低下が可能である。
この低下は、ネットワーク直径をそれに伴い33%増加
することで相殺される。
【0022】本発明により、ネットワーク内でメッセー
ジを送信するために、まず、行先アドレスと現アドレス
を比較する。もし同じなら、送信は完了している。もし
違うなら、現アドレスと行先アドレスが異なるあるディ
ジットiを選択する。ポートから、メッセージを、行先
アドレスと最小量だけ異なるこのディジットに送信す
る。この処理を、現アドレスと行先アドレスが等しくな
るまで繰り返す。特定の時間に作動するディジットの選
択は、どのポートがビジーでなく、あるいは損なわれて
いないかに基づく。これはハイパーキューブに共通する
処理である。ポートはそれ自身が損なわれているか、又
はそれが接続されるポートが損なわれている場合に、損
なわれていると言う。
ジを送信するために、まず、行先アドレスと現アドレス
を比較する。もし同じなら、送信は完了している。もし
違うなら、現アドレスと行先アドレスが異なるあるディ
ジットiを選択する。ポートから、メッセージを、行先
アドレスと最小量だけ異なるこのディジットに送信す
る。この処理を、現アドレスと行先アドレスが等しくな
るまで繰り返す。特定の時間に作動するディジットの選
択は、どのポートがビジーでなく、あるいは損なわれて
いないかに基づく。これはハイパーキューブに共通する
処理である。ポートはそれ自身が損なわれているか、又
はそれが接続されるポートが損なわれている場合に、損
なわれていると言う。
【0023】本発明は、大規模並列コンピュータ・シス
テムの相互接続を単純化するが、ハイパーキューブの所
望の特性は保持する。これらの特性とは(1)多数の選
択パス、(2)高度に密集した帯域、(3)均一な接
続、である。ネットワーク内のメッセージの送信には既
存の方法が用いられる。一般的に、本発明は、無数のノ
ードを有する大規模並列コンピュータ・システムの実現
を可能にする低密度の非バイナリ・ハイパーキューブを
提供するが、図6に示したように、本発明はより小さい
コンピュータ・ネットワークでも実施できる。
テムの相互接続を単純化するが、ハイパーキューブの所
望の特性は保持する。これらの特性とは(1)多数の選
択パス、(2)高度に密集した帯域、(3)均一な接
続、である。ネットワーク内のメッセージの送信には既
存の方法が用いられる。一般的に、本発明は、無数のノ
ードを有する大規模並列コンピュータ・システムの実現
を可能にする低密度の非バイナリ・ハイパーキューブを
提供するが、図6に示したように、本発明はより小さい
コンピュータ・ネットワークでも実施できる。
【図1】ブール・ハイパーキューブ・トポロジの一例を
示す図である。
示す図である。
【図2】d=1,基底8のネットワークにおける典型的
なリング・トポロジを示す図である。
なリング・トポロジを示す図である。
【図3】d=2,基底8のネットワークにおける典型的
なリング・トポロジを示す図である。
なリング・トポロジを示す図である。
【図4】d=3,基底8のネットワークにおける典型的
なリング・トポロジを示す図である。
なリング・トポロジを示す図である。
【図5】d=4,基底8のネットワークにおける典型的
なリング・トポロジを示す図である。
なリング・トポロジを示す図である。
【図6】b=5,n=3,d=1の場合の、125個の
コンピュータ・ネットワークのブロック図である。
コンピュータ・ネットワークのブロック図である。
【図7】本発明の4096個のノードからなる下位レベ
ル実行パッケージングのブロック図である。
ル実行パッケージングのブロック図である。
【図8】図7の次のレベルの実行パッケージングのブロ
ック図である。
ック図である。
【図9】図7における最高レベル実行パッケージのブロ
ック図である。
ック図である。
10,11,12,13,14 プレーン 15 コンピュータ 200 〜207 ボックス 221 ,222 ,223 データ・パス 24 パッケージ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 IEEE TRANSACITION S ON COMPUTERS,VO L.C−33,NO.4(1984−4)P. 323−333「Generalized H ypercube and Hyper bus Structures for a Computer Networ k」LAXMI N.BHUYAN,D HARMA P.AGRAWAL
Claims (2)
- 【請求項1】N=bn でありbとnが正の整数かつb>
2である場合に、個々のノードの識別アドレスを、数字
系の基底をbとして番号付けするN個のノードと、 ノード1個当たりの接続数をμlogb Nとし、密度変
数をdとする場合に、bが偶数のとき1≦d≦b/2か
つμ=2dとし、bが奇数のとき1≦d≦(b−1)/
2かつμ=2dとし、但しbが偶数でd=b/2のとき
に限りμ=b−1として該接続数を決定し、個々のノー
ドを、そのノードのアドレスと正確に1ディジット異な
るアドレスを有するノードに相互接続する手段と、を有
し、 (1)xのアドレスがyのアドレスと正確に1ディジッ
ト異なり、かつ (2)xi ≠yi であるディジットiについて、j≦d
を満たすjに対して、 yi =(xi +j) mod b、又は、yi =(xi
−j) modbである場合およびその場合に限り、ネ
ットワークの2つのノードxとyが接続される、非バイ
ナリ・ハイパーキューブ形式のコンピュータ・システ
ム。 - 【請求項2】bとnが正の整数でかつb>2である場合
に、ノード数N=bnとなるようにbとnを定義する段
階と、 bが偶数のとき1≦d≦b/2,bが奇数のとき1≦d
≦(b−1)/2となるような正の整数dを選択する段
階と、 基底bで表現される数字を用いてノードを番号付けして
おくことにより、各ノードをアドレスする段階と、 2つのノードのうちの第1ノードのアドレスが、前記2
つのノードのうちの第2ノードのアドレスと、i番目の
ディジットにおいて正確に1ディジット異なり、かつ、
それぞれxi およびyi で表される前記2つのノードの
アドレスの固有のi番目のディジットにおいて、xi ≠
yi であり、j≦dを満たすjに対して、yi =(xi
+j) mod b、又は、yi =(xi −j) mo
d bである場合およびその場合に限り、2つのノード
を接続する段階とを有する、 ネットワークにおける複数ノードの相互接続方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/698,866 US5313645A (en) | 1991-05-13 | 1991-05-13 | Method for interconnecting and system of interconnected processing elements by controlling network density |
US698866 | 1991-05-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05181821A JPH05181821A (ja) | 1993-07-23 |
JP2512661B2 true JP2512661B2 (ja) | 1996-07-03 |
Family
ID=24806978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4095557A Expired - Lifetime JP2512661B2 (ja) | 1991-05-13 | 1992-04-15 | 非バイナリ・ハイパ―キュ―ブ形式のコンピュ―タ・システムおよびネットワ―クにおける複数ノ―ドの接続方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5313645A (ja) |
EP (1) | EP0514043A3 (ja) |
JP (1) | JP2512661B2 (ja) |
CA (1) | CA2064164A1 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5794059A (en) | 1990-11-13 | 1998-08-11 | International Business Machines Corporation | N-dimensional modified hypercube |
US5561805A (en) * | 1992-10-22 | 1996-10-01 | International Business Machines Corporation | System for selectively packing together datablocks and efficiently routing independent of network topology in a parallel computer system in accordance with a selected numbering system |
US5583990A (en) * | 1993-12-10 | 1996-12-10 | Cray Research, Inc. | System for allocating messages between virtual channels to avoid deadlock and to optimize the amount of message traffic on each type of virtual channel |
US5659796A (en) * | 1995-04-13 | 1997-08-19 | Cray Research, Inc. | System for randomly modifying virtual channel allocation and accepting the random modification based on the cost function |
US5701416A (en) * | 1995-04-13 | 1997-12-23 | Cray Research, Inc. | Adaptive routing mechanism for torus interconnection network |
US5721819A (en) * | 1995-05-05 | 1998-02-24 | Silicon Graphics Corporation | Programmable, distributed network routing |
US5669008A (en) * | 1995-05-05 | 1997-09-16 | Silicon Graphics, Inc. | Hierarchical fat hypercube architecture for parallel processing systems |
US6055618A (en) * | 1995-10-31 | 2000-04-25 | Cray Research, Inc. | Virtual maintenance network in multiprocessing system having a non-flow controlled virtual maintenance channel |
US5864738A (en) * | 1996-03-13 | 1999-01-26 | Cray Research, Inc. | Massively parallel processing system using two data paths: one connecting router circuit to the interconnect network and the other connecting router circuit to I/O controller |
US5835925A (en) * | 1996-03-13 | 1998-11-10 | Cray Research, Inc. | Using external registers to extend memory reference capabilities of a microprocessor |
US5859983A (en) * | 1996-07-01 | 1999-01-12 | Sun Microsystems, Inc | Non-hypercube interconnection subsystem having a subset of nodes interconnected using polygonal topology and other nodes connect to the nodes in the subset |
US5881304A (en) * | 1997-03-21 | 1999-03-09 | International Business Machines Corporation | Incidence graph based communications and operations method and apparatus for parallel processing architecture |
US6108340A (en) * | 1997-03-21 | 2000-08-22 | International Business Machines Corporation | Incidence graph based communications and operations method and apparatus for parallel processing architecture |
US5912893A (en) * | 1997-03-21 | 1999-06-15 | International Business Machines Corporation | Incidence graph based communications and operations method and apparatus for parallel processing architecture |
US6101181A (en) * | 1997-11-17 | 2000-08-08 | Cray Research Inc. | Virtual channel assignment in large torus systems |
US6085303A (en) * | 1997-11-17 | 2000-07-04 | Cray Research, Inc. | Seralized race-free virtual barrier network |
US6230252B1 (en) | 1997-11-17 | 2001-05-08 | Silicon Graphics, Inc. | Hybrid hypercube/torus architecture |
US5970232A (en) * | 1997-11-17 | 1999-10-19 | Cray Research, Inc. | Router table lookup mechanism |
KR19990047119A (ko) * | 1997-12-02 | 1999-07-05 | 정선종 | 손상된 노드를 갖는 하이퍼큐브에서의 노드 독립경로 생성방법 |
US6216174B1 (en) | 1998-09-29 | 2001-04-10 | Silicon Graphics, Inc. | System and method for fast barrier synchronization |
US6674720B1 (en) | 1999-09-29 | 2004-01-06 | Silicon Graphics, Inc. | Age-based network arbitration system and method |
US7117435B1 (en) | 2000-06-21 | 2006-10-03 | Microsoft Corporation | Spreadsheet fields in text |
JP3599095B2 (ja) * | 2000-06-27 | 2004-12-08 | 日本電気株式会社 | ネットワーク装置 |
WO2004010581A1 (en) * | 2002-07-23 | 2004-01-29 | Gatechange Technologies, Inc. | Interconnect structure for electrical devices |
US7003597B2 (en) * | 2003-07-09 | 2006-02-21 | International Business Machines Corporation | Dynamic reallocation of data stored in buffers based on packet size |
US7735088B1 (en) * | 2003-08-18 | 2010-06-08 | Cray Inc. | Scheduling synchronization of programs running as streams on multiple processors |
US7503048B1 (en) | 2003-08-18 | 2009-03-10 | Cray Incorporated | Scheduling synchronization of programs running as streams on multiple processors |
US7437521B1 (en) | 2003-08-18 | 2008-10-14 | Cray Inc. | Multistream processing memory-and barrier-synchronization method and apparatus |
US7421565B1 (en) | 2003-08-18 | 2008-09-02 | Cray Inc. | Method and apparatus for indirectly addressed vector load-add -store across multi-processors |
US7543133B1 (en) | 2003-08-18 | 2009-06-02 | Cray Inc. | Latency tolerant distributed shared memory multiprocessor computer |
US7334110B1 (en) | 2003-08-18 | 2008-02-19 | Cray Inc. | Decoupled scalar/vector computer architecture system and method |
US8307194B1 (en) | 2003-08-18 | 2012-11-06 | Cray Inc. | Relaxed memory consistency model |
US7519771B1 (en) | 2003-08-18 | 2009-04-14 | Cray Inc. | System and method for processing memory instructions using a forced order queue |
US7366873B1 (en) | 2003-08-18 | 2008-04-29 | Cray, Inc. | Indirectly addressed vector load-operate-store method and apparatus |
US7178086B2 (en) * | 2003-09-17 | 2007-02-13 | Hitachi Global Storage Technologies Netherlands, B.V. | Direct partial update of CRC/ECC check bytes |
US7478769B1 (en) | 2005-03-09 | 2009-01-20 | Cray Inc. | Method and apparatus for cooling electronic components |
TW200712898A (en) * | 2005-09-30 | 2007-04-01 | Tyan Computer Corp | Multi-processor module |
TWI661700B (zh) * | 2017-08-11 | 2019-06-01 | 國立成功大學 | 網路拓樸系統及其拓樸建立方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4739476A (en) * | 1985-08-01 | 1988-04-19 | General Electric Company | Local interconnection scheme for parallel processing architectures |
US4811214A (en) * | 1986-11-14 | 1989-03-07 | Princeton University | Multinode reconfigurable pipeline computer |
US5058001A (en) * | 1987-03-05 | 1991-10-15 | International Business Machines Corporation | Two-dimensional array of processing elements for emulating a multi-dimensional network |
US5170482A (en) * | 1987-08-14 | 1992-12-08 | Regents Of The University Of Minnesota | Improved hypercube topology for multiprocessor computer systems |
US4868818A (en) * | 1987-10-29 | 1989-09-19 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Fault tolerant hypercube computer system architecture |
US5134690A (en) * | 1989-06-26 | 1992-07-28 | Samatham Maheswara R | Augumented multiprocessor networks |
US5187801A (en) * | 1990-04-11 | 1993-02-16 | Thinking Machines Corporation | Massively-parallel computer system for generating paths in a binomial lattice |
US5271014A (en) * | 1992-05-04 | 1993-12-14 | International Business Machines Corporation | Method and apparatus for a fault-tolerant mesh with spare nodes |
-
1991
- 1991-05-13 US US07/698,866 patent/US5313645A/en not_active Expired - Fee Related
-
1992
- 1992-03-26 CA CA002064164A patent/CA2064164A1/en not_active Abandoned
- 1992-04-15 JP JP4095557A patent/JP2512661B2/ja not_active Expired - Lifetime
- 1992-04-30 EP EP19920303900 patent/EP0514043A3/en not_active Withdrawn
Non-Patent Citations (1)
Title |
---|
IEEETRANSACITIONSONCOMPUTERS,VOL.C−33,NO.4(1984−4)P.323−333「GeneralizedHypercubeandHyperbusStructuresforaComputerNetwork」LAXMIN.BHUYAN,DHARMAP.AGRAWAL |
Also Published As
Publication number | Publication date |
---|---|
CA2064164A1 (en) | 1992-11-14 |
JPH05181821A (ja) | 1993-07-23 |
EP0514043A3 (en) | 1994-05-18 |
US5313645A (en) | 1994-05-17 |
EP0514043A2 (en) | 1992-11-19 |
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