JP2505470B2

JP2505470B2 - Rotating head type magnetic recording / reproducing device

Info

Publication number: JP2505470B2
Application number: JP62160832A
Authority: JP
Inventors: 滋松井; 和仁遠藤; 雅之石田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-06-30
Filing date: 1987-06-30
Publication date: 1996-06-12
Anticipated expiration: 2011-06-12
Also published as: JPS647375A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、回転ヘッド形磁気記録再生装置例えば回
転ヘッド形ディジタルオーディオテープレコーダ装置
（以下、R-DATと記す）に関し、特に回転ドラムの小径
化を可能にしたR-DATに関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a rotary head type magnetic recording / reproducing apparatus, for example, a rotary head type digital audio tape recorder (hereinafter referred to as R-DAT), and particularly to a rotary drum having a small diameter. It is related to R-DAT that has been made possible.

［従来の技術］従来より、回転ドラムに相互に近接して取り付けられ
た２個のヘッドを用い、複数のディジタル信号を時間圧
縮して磁気テープ上に順次斜めにトラックを形成するよ
うに記録し、記録された信号を時間軸伸長して再生する
回転ヘッド形磁気記録再生装置は良く知られている。[Prior Art] Conventionally, two heads attached to a rotating drum in close proximity to each other are used to record a plurality of digital signals by time-compressing them so that tracks are sequentially formed on a magnetic tape obliquely. 2. Description of the Related Art A rotary head type magnetic recording / reproducing apparatus which expands a recorded signal on a time axis and reproduces it is well known.

第５図は、例えば日本音響学会誌（VOL.42,NO.1,198
6）の第54〜60頁「DATの標準化動向について」に記載さ
れた、一般的なR-DATのフォーマットに基づく回転ドラ
ム及び磁気テープを示す配置図である。図において、
（1a）及び（1b）はそれぞれアジマス角がプラス20°、
マイナス20°に設定されたＡヘッド及びＢヘッドであ
り、これらヘッド（1a）及び（1b）により信号を記録再
生するようになっている。Figure 5 shows, for example, the Journal of the Acoustical Society of Japan (VOL.42, NO.1,198
FIG. 6 is a layout diagram showing a rotating drum and a magnetic tape based on a general R-DAT format described in “Regarding DAT standardization trends” on pages 54 to 60 of 6). In the figure,
(1a) and (1b) have an azimuth angle of plus 20 °,
The A head and the B head are set at -20 °, and signals are recorded and reproduced by the heads (1a) and (1b).

（２）は磁気テープ、（３）は直径30mmの回転ドラム
であり、回転ドラム（３）にはＡヘッド（1a）及びＢヘ
ッド（1b）が180°対向位置に取り付けられており、こ
れらヘッド（1a）及び（1b）は磁気テープ（２）に当接
している。（４）はテープ入口側ガイドピン（4a）及び
テープ出口側ガイドピン（4b）からなるテープガイドピ
ンであり、これらガイドピン（4a）及び（4b）により、
磁気テープ（２）は回転ドラム（３）に巻き付け角度90
°を満たすように巻き付けられている。(2) is a magnetic tape, (3) is a rotating drum with a diameter of 30 mm, A head (1a) and B head (1b) are attached to the rotating drum (3) at 180 ° opposite positions. (1a) and (1b) are in contact with the magnetic tape (2). (4) is a tape guide pin consisting of a tape inlet side guide pin (4a) and a tape outlet side guide pin (4b), and these guide pins (4a) and (4b)
The magnetic tape (2) is wound around the rotating drum (3) at an angle of 90.
It is wrapped so as to satisfy °.

第５図（ａ）及び（ｂ）はR-DATのトラックフォーマ
ット及びその内容を示す説明図であり、「PLL」は再生
信号のデータストローブに用いるPLL回路をロックさせ
るための信号領域、「SUB-1」及び「SUB-2」は時間情報
などのサブコードを記録する領域、「POST AMBLE」はア
フターレコーディング時に「SUB-1」及び「SUB-2」の消
し残りを防止するための信号領域、「ATF」はトラッキ
ング用信号領域、「PCM」は音声信号と誤り訂正のため
の冗長ビットを記録する領域を示している。FIGS. 5 (a) and 5 (b) are explanatory diagrams showing the track format of the R-DAT and its contents. "PLL" is a signal area for locking the PLL circuit used for the data strobe of the reproduction signal, "SUB". -1 "and" SUB-2 "are areas for recording subcodes such as time information, and" POST AMBLE "is a signal area for preventing unerased parts of" SUB-1 "and" SUB-2 "during after recording. , "ATF" indicates a tracking signal area, and "PCM" indicates an area for recording a voice signal and redundant bits for error correction.

第６図は一般的なR-DATの記録信号処理系を示すブロ
ック図であり、（５）はA/D変換されたディジタル信号
が時分割で入力される入力端子である。（６）はメモリ
回路であり、入力端子（５）に入力されたPCM信号の書
き込み、並びにPCM信号に誤り訂正符号を付加する符号
化回路（７）への読み出し及び書き込みを行なうPCMメ
モリ（6a）と、サブコード用メモリ（6b）とを備えてい
る。（８）は各メモリ（6a）及び（6b）の書き込み及び
読み出しを制御するメモリコントロール回路、（９）は
メモリ回路（６）、符号化回路（７）及びメモリコント
ロール回路（８）で構成された符号器である。FIG. 6 is a block diagram showing a general R-DAT recording signal processing system, and (5) is an input terminal to which the A / D-converted digital signal is input in a time division manner. Reference numeral (6) is a memory circuit, which is a PCM memory (6a) for writing the PCM signal input to the input terminal (5) and for reading and writing to the encoding circuit (7) for adding an error correction code to the PCM signal. ) And a subcode memory (6b). (8) is a memory control circuit for controlling writing and reading of the memories (6a) and (6b), and (9) is composed of a memory circuit (6), an encoding circuit (7) and a memory control circuit (8). It is an encoder.

（10）は記録動作に係る互いに同期のとれた複数のタ
イミング信号を発生するタイミング発生回路、（11）は
メモリ回路（６）のPCM信号及びサブコード信号を選択
するセレクタ回路、（12）はセレクタ回路（11）の出力
信号をディジタル変調する変調回路、（13）はトラック
フォーマット内の各ブロックエリアを形成するための複
数の信号を発生する信号発生回路、（14）は変調回路
（12）の出力及び信号発生回路（13）の出力を選択する
セレクタ回路である。(10) is a timing generation circuit that generates a plurality of timing signals that are synchronized with each other for recording operation, (11) is a selector circuit that selects the PCM signal and subcode signal of the memory circuit (6), and (12) is A modulation circuit that digitally modulates the output signal of the selector circuit (11), (13) a signal generation circuit that generates a plurality of signals for forming each block area in the track format, and (14) a modulation circuit (12). Is a selector circuit for selecting the output of the signal generator and the output of the signal generation circuit (13).

（15）はトラックフォーマットの作成開始信号をタイ
ミング発生回路（10）からのタイミング信号により発生
するイニシャライズ回路、（16）はタイミング発生回路
（10）から出力されるブロック構成のためのクロック信
号を、イニシャライズ回路（15）からのタイミング信号
により“0"から“195"までの196ブロック数として計数
するブロックカウンタ、（17）はブロックカウンタ（1
6）の“0"〜“195"の計数値に対応して第５図（ｂ）に
示す記録信号を選択するためにセレクタ回路（11）及び
（14）に制御信号を出力するブロックエリア設定回路で
ある。(15) is an initialization circuit that generates a track format creation start signal by the timing signal from the timing generation circuit (10), and (16) is a clock signal for block configuration output from the timing generation circuit (10), A block counter that counts as the number of 196 blocks from "0" to "195" by a timing signal from the initialization circuit (15), (17) is a block counter (1
Block area setting for outputting control signals to the selector circuits (11) and (14) for selecting the recording signal shown in FIG. 5 (b) corresponding to the count value of "0" to "195" in 6) Circuit.

そして、以上のセレクタ回路（11）〜ブロックエリア
設定回路（17）によりブロック構成回路（19）が形成さ
れている。A block configuration circuit (19) is formed by the selector circuit (11) to the block area setting circuit (17) described above.

（18）はブロック構成された記録信号をタイミング発
生回路（10）からのタイミングにより各ヘッド（1a）及
び（1b）に記録電流として供給する記録回路である。Reference numeral (18) is a recording circuit which supplies a recording signal having a block structure to each head (1a) and (1b) as a recording current at a timing from a timing generation circuit (10).

次に、第７図のタイミングチャート図を参照しなが
ら、第６図に示した記録信号処理系の動作について説明
する。Next, the operation of the recording signal processing system shown in FIG. 6 will be described with reference to the timing chart of FIG.

2000rpm（１回転周期＝Ｔ）で回転する回転ドラム
（３）に取り付けられた各ヘッド（1a）及び（1b）への
記録信号は、各ヘッド（1a）及び（1b）がそれぞれ磁気
テープ（２）に当接する時間T/4（両ヘッド合わせてT/
2）以下に時間軸圧縮される。第７図（ａ）はタイミン
グ発生回路からのメモリコントロール回路（８）へ入力
されるT/4毎のタイミング信号である。Recording signals to the heads (1a) and (1b) attached to the rotary drum (3) rotating at 2000 rpm (1 rotation cycle = T) are recorded on the magnetic tape (2) by the heads (1a) and (1b), respectively. ) Contact time T / 4 (both heads together T /
2) The time axis is compressed below. FIG. 7A shows a timing signal for each T / 4 input from the timing generation circuit to the memory control circuit (8).

メモリコントロール回路（８）は、入力端子（５）か
ら入力されたPCM信号を時間t1〜t5のＴ時間の間、PCMメ
モリ（6a）の一方のメモリ（第1RAM）に書き込む。第７
図（ｂ）にメモリコントロール回路（８）による第1RAM
の制御内容を示す（図中、「Ｗ」は書き込みモードを示
す）。The memory control circuit (8) writes the PCM signal input from the input terminal (5) in one of the memories (first RAM) of the PCM memory (6a) during the time T1 to t5. Seventh
The first RAM by the memory control circuit (8) is shown in Figure (b).
Shows the control contents (in the figure, "W" indicates the write mode).

第1RAMに書き込まれた信号は、時間t5〜t6の間に符号
化回路（７）において誤り訂正符号が付加され、再度第
1RAMに書き込まれ（図中、「ENC」で示す）、時間t6〜t
7の間の時間以内でＡヘッド（1a）用PCM信号として読み
出される「Ｒ（Ａ）」。又、Ｂヘッド（1b）用PCM信号
は、Ａヘッド（1a）と同様に時間t7〜t8で誤り訂正信号
符号が付加され「（ENC）」、時間t8〜t9以内でPCM信号
として読み出される「Ｒ（Ｂ）」。The error correction code is added to the signal written in the first RAM during the time t5 to t6 in the encoding circuit (7), and the
Written to 1RAM (indicated by "ENC" in the figure), time t6 to t
"R (A)" that is read out as a PCM signal for the A head (1a) within a time period of 7 seconds. Further, the PCM signal for the B head (1b) is added with an error correction signal code at time t7 to t8, as in the case of the A head (1a), "(ENC)", and is read out as a PCM signal within the time t8 to t9. R (B) ".

又、PCMメモリ（6a）の他方のメモリ（第2RAM）にお
いては、第1RAM用コントロール信号を時間Ｔだけシフト
させた制御内容により、コントロールされる（第７図
（Ｃ））。このように、第1RAM及び第2RAMは、時間Ｔ間
隔で交互に切り換えられて動作する。The other memory (second RAM) of the PCM memory (6a) is controlled by the control content obtained by shifting the first RAM control signal by the time T (FIG. 7 (C)). In this way, the first RAM and the second RAM are alternately switched at the time T intervals to operate.

次に、時間圧縮されたPCM信号をもとに、第５図に示
すトラックフォーマットの作成、即ちブロック構成動作
について説明する。Next, the creation of the track format shown in FIG. 5, that is, the block construction operation, will be described based on the PCM signal that has been time-compressed.

第８図は第５図に示したトラックフォーマットNo.9
「PCM」領域中の１ブロック構成の一例を示す説明図で
あり、（20）はブロック同期信号、（21）はエンファシ
ス有無等のコントロール情報、（22）は音声信号と誤り
訂正のための冗長ビットとを記録するPCM信号領域であ
る。FIG. 8 shows the track format No. 9 shown in FIG.
It is explanatory drawing which shows an example of 1 block structure in a "PCM" area | region, (20) is a block synchronization signal, (21) is control information, such as presence or absence of emphasis, (22) is a voice signal and redundancy for error correction. This is a PCM signal area for recording bits and.

PCM信号領域（22）は、８ビットのディジタルデータ
を１シンボルとして合計32シンボルのデータからなり、
誤り訂正は各シンボル単位で行なわれている。又、コン
トロール情報（21）及びブロック同期信号（20）は、そ
れぞれ３シンボル及び１シンボルのデータにより構成さ
れ、PCM信号領域（22）と合わせて、合計36シンボルの
データにより１ブロック分のデータが形成されている。The PCM signal area (22) consists of a total of 32 symbols of data with 8 bits of digital data as one symbol.
Error correction is performed for each symbol. The control information (21) and the block synchronization signal (20) are composed of data of 3 symbols and 1 symbol respectively, and together with the PCM signal area (22), a total of 36 symbols of data make up one block of data. Has been formed.

更に、第５図に示した「PCM」領域は１トラック当り1
28ブロックのデータにより構成され、他の領域も同様に
１ブロック当り36シンボルのデータからなり、合計ブロ
ック数は第５図（ｂ）に示した通りである。Furthermore, the “PCM” area shown in FIG.
It is composed of 28 blocks of data, the other areas are similarly composed of 36 symbols of data, and the total number of blocks is as shown in FIG. 5 (b).

第９図は第６図内のタイミング発生回路（10）を具体
的に示すブロック図であり、（31）はデータの記録再生
動作の基準となるクロック（31a）が入力される入力端
子である。この入力端子（31）に入力されるクロック
は、第５図（ｂ）に「fch」で示したチャネルクロック
（9.408Hz）に相当する。（32）はクロック（31a）が入
力される10分周カウンタである。FIG. 9 is a block diagram specifically showing the timing generation circuit (10) in FIG. 6, and (31) is an input terminal to which a clock (31a) which is a reference for a data recording / reproducing operation is input. . The clock input to the input terminal (31) corresponds to the channel clock (9.408 Hz) indicated by "fch" in FIG. 5 (b). (32) is a counter divided by 10 to which the clock (31a) is input.

（33）は10分周カウンタ（32）からのシンボルクロッ
ク（32a）が入力される36分周カウンタであり、この36
分周カウンタ（33）から出力されるブロッククロック
（33a）は、196分周カウンタとしてのブロックカウンタ
（16）に入力されている。（35）はブロックカウンタ
（16）からのクロック（34a）が入力される２分周カウ
ンタである。(33) is a 36-divider counter to which the symbol clock (32a) from the 10-divider counter (32) is input.
The block clock (33a) output from the frequency division counter (33) is input to the block counter (16) as a 196 frequency division counter. Reference numeral (35) is a divide-by-2 counter to which the clock (34a) from the block counter (16) is input.

（36）は入力端子（31）、10分周カウンタ（32）、36
分周カウンタ（33）及び２分周カウンタ（35）と共にタ
イミング発生回路（10）を構成するタイミング生成回路
であり、チャネルクロック（31a）、クロック（35a）、
並びに、36分周カウンタ（33）及びブロックカウンタ
（16）の各計数値（33b）、（34b）が入力されている。(36) is an input terminal (31), a frequency division counter (32), 36
A timing generation circuit that constitutes a timing generation circuit (10) together with a frequency division counter (33) and a frequency division counter (35), and includes a channel clock (31a), a clock (35a),
Also, the count values (33b) and (34b) of the 36 frequency division counter (33) and the block counter (16) are input.

（37）は回転ドラム（３）の１回転毎の基準クロック
（37a）（第７図（ｄ）参照）が印加される入力端子で
ある。（38）はT/4毎のタイミング信号（第７図（ａ）
参照）をメモリコントロール回路（８）へ出力する出力
端子、（39）は信号発生回路（13）を動作させるための
クロックを出力する出力端子、（40）は記録回路（18）
を動作させるためのクロックを出力する出力端子、（4
1）はセレクタ回路（11）及び（14）に制御信号を出力
する出力端子である。Reference numeral (37) is an input terminal to which a reference clock (37a) (see FIG. 7 (d)) for each rotation of the rotary drum (3) is applied. (38) is a timing signal for each T / 4 (Fig. 7 (a)
Output) to the memory control circuit (8), (39) an output terminal for outputting a clock for operating the signal generation circuit (13), and (40) a recording circuit (18).
Output terminal that outputs the clock for operating
1) is an output terminal for outputting a control signal to the selector circuits (11) and (14).

第５図に「fch」で示すチャネルクロック（31a）が入
力端子（31）より10分周カウンタ（32）に入力される
と、fch/10の周波数を持つシンボル毎に発生するシンボ
ルクロック（32a）が出力され、36分周カウンタ（33）
からは、ブロック毎に発生するブロッククロック（33
a）（第７図（ｅ）参照）が出力される。このブロック
クロック（33a）はブロックカウンタ（16）に入力さ
れ、ブロック数の計数動作が行なわれる。When the channel clock (31a) indicated by "fch" in FIG. 5 is input to the divide-by-10 counter (32) from the input terminal (31), the symbol clock (32a) is generated for each symbol having a frequency of fch / 10. ) Is output and the counter is divided by 36 (33)
From the block clock (33
a) (see FIG. 7 (e)) is output. The block clock (33a) is input to the block counter (16) to count the number of blocks.

又、ブロックカウンタ（16）は、ブロッククロック
（33a）を196分周したクロック（34a）を出力し、この
クロック（34a）は２分周カウンタ（35）に入力され
る。そして、２分周カウンタ（35）から出力されるクロ
ック（35a）（第７図（ａ）参照）は、タイミング生成
回路（36）を介して出力端子（38）よりメモリコントロ
ール回路（８）に出力される。The block counter (16) outputs a clock (34a) obtained by dividing the block clock (33a) by 196, and the clock (34a) is input to the divide-by-2 counter (35). The clock (35a) (see FIG. 7A) output from the divide-by-2 counter (35) is output from the output terminal (38) to the memory control circuit (8) via the timing generation circuit (36). Is output.

又、チャネルクロック（31a）、並びに、36分周カウ
ンタ（33）及びブロックカウンタ（16）の各計数値（33
b）及び（34b）は、タイミング生成回路（36）に入力さ
れ、記録回路（18）及び信号発生回路（13）を動作させ
るための所定のクロックが生成され、これらクロック
は、各出力端子（39）及び（40）から出力される。In addition, the channel clock (31a) and the count values (33) of the 36 frequency division counter (33) and the block counter (16)
b) and (34b) are input to the timing generation circuit (36), and predetermined clocks for operating the recording circuit (18) and the signal generation circuit (13) are generated, and these clocks are output from each output terminal ( It is output from 39) and (40).

又、回転ドラム（３）の１回転毎に入力される基準ク
ロック（37a）（第７図（ｄ）参照）は、時刻t2及びt6
において入力端子（37）に印加され、イニシャライズ回
路（15）を介して、10分周カウンタ（32）、36分周カウ
ンタ（33）、ブロックカウンタ（16）及び２分周カウン
タ（35）に計数開始信号として入力される。Further, the reference clock (37a) (see FIG. 7 (d)) input every one rotation of the rotary drum (3) is time t2 and t6.
Is applied to the input terminal (37) and is counted through the initialization circuit (15) to the 10-divider counter (32), 36-divider counter (33), block counter (16) and 2-divider counter (35). It is input as a start signal.

更に、ブロックカウンタ（16）の計数値（34b）はブ
ロックエリア設定回路（17）にも入力され、以下の動作
が行なわれる。Further, the count value (34b) of the block counter (16) is also input to the block area setting circuit (17), and the following operation is performed.

ブロックエリア設定回路（17）は、計数値（34b）に
対応した制御信号を、出力端子（41）からセレクタ回路
（11）及び（14）に出力し、第６図（ｂ）に示した複数
の記録信号を選択する。The block area setting circuit (17) outputs a control signal corresponding to the count value (34b) from the output terminal (41) to the selector circuits (11) and (14), and outputs the plurality of signals shown in FIG. 6 (b). Select the recording signal of.

即ち、まずブロックカウンタ（16）で計数開始された
計数値０〜12の13ブロックは、トラックフォーマットN
o.1の「MARGIN」領域及びNo.2の「PLL（SUB）」領域で
あり、セレクタ回路（14）により信号発生回路（13）の
fch/2信号が選択される。That is, first, the 13 blocks of the count values 0 to 12, which are started to be counted by the block counter (16), have the track format N.
It is the “MARGIN” area of o.1 and the “PLL (SUB)” area of No. 2, and the selector circuit (14) controls the signal generation circuit (13)
fch / 2 signal is selected.

又、計数値13〜20の８ブロックは、トラックフォーマ
ットNo.3の「SUB-1」領域であり、セレクタ回路（11）
によりSUBメモリ（6b）からの出力が選択され、変調回
路（12）にてディジタル変調された後、セレクタ回路
（14）を介して記録回路（18）に出力される。Also, 8 blocks with count values 13 to 20 are “SUB-1” areas of track format No. 3, and the selector circuit (11)
The output from the SUB memory (6b) is selected by and is digitally modulated by the modulation circuit (12) and then output to the recording circuit (18) via the selector circuit (14).

更に、トラックフォーマットNo.4の「POST AMBLE」の
１ブロックは信号発生回路（13）のfch/2信号が選択さ
れ、No.5の「IBG」の３ブロックはfch/6信号が選択さ
れ、NO.6の「ATF」の５ブロックは信号発生回路（13）
のATF信号が選択される。Furthermore, fch / 2 signal of the signal generation circuit (13) is selected for 1 block of "POST AMBLE" of track format No.4, fch / 6 signal is selected for 3 blocks of "IBG" of No.5, 5 blocks of "ATF" of NO.6 are signal generation circuits (13)
ATF signal of is selected.

このように、各記録信号は、セレクタ回路（11）及び
（14）により選択され、No.9の「PCM」の128ブロックの
場合も上記の動作と同様に、ブロックエリア設定回路
（17）において所定の計数値に達したとき、セレクタ回
路（11）によりPCMメモリ（6a）からの出力が選択さ
れ、変調回路（12）及びセレクタ回路（14）を介して記
録回路（18）に出力される。In this way, each recording signal is selected by the selector circuits (11) and (14), and in the case of 128 blocks of "PCM" of No. 9 as well as the above operation, in the block area setting circuit (17) When a predetermined count value is reached, the output from the PCM memory (6a) is selected by the selector circuit (11) and output to the recording circuit (18) via the modulation circuit (12) and the selector circuit (14). .

以上の196ブロックからなる１トラックのデータは、
各ヘッド（1a）及び（1b）が磁気テープ（２）に当接す
るT/4時間（第７図（ｇ）参照）に構成される。従っ
て、Ａヘッド（1a）用記録信号のブロック構成は、t2〜
t3及びt6〜t7のT/4時間で行なわれ、Ｂヘッド（1b）用
記録信号は、t4〜t5及びt8〜t9のT/4時間で行なわれ
る。The data of one track consisting of the above 196 blocks is
Each head (1a) and (1b) is in contact with the magnetic tape (2) for T / 4 time (see FIG. 7 (g)). Therefore, the block configuration of the recording signal for the A head (1a) is from t2 to
The recording is performed for T / 4 time of t3 and t6 to t7, and the recording signal for the B head (1b) is performed for T / 4 time of t4 to t5 and t8 to t9.

このようなシステムをもとに、回転ドラム（３）の小
径化を行ないシステム全体の小形化及び軽量化を計るた
めには、第10図に示す構成が考えられる。即ち、回転ド
ラム（３）の直径を例えば15mmとし、この回転ドラム
（３）にアジマス角の異なる２つのヘッド（1a）及び
（1b）を近接させて取り付けた構成である。Based on such a system, in order to reduce the diameter of the rotary drum (3) and reduce the size and weight of the entire system, the configuration shown in FIG. 10 can be considered. That is, the diameter of the rotary drum (3) is, for example, 15 mm, and two heads (1a) and (1b) having different azimuth angles are closely attached to the rotary drum (3).

このとき、回転ドラム（３）の半径が1/2であり周速
度が1/2となるので、回転数を前述の２倍の4000rpmとす
る。又、各ヘッド（1a）及び（1b）への記録信号をT/4
に時間圧縮して伝送レートを同じにするため、磁気テー
プ（２）の巻き付け角が180°となるように当接させる
と、第11図に示すような記録が行なわれる。At this time, since the radius of the rotating drum (3) is 1/2 and the peripheral speed is 1/2, the number of rotations is doubled to 4000 rpm. Also, the recording signal to each head (1a) and (1b) is T / 4.
When the magnetic tape (2) is brought into contact so that the winding angle is 180 ° in order to make the transmission rate the same by time compression, the recording as shown in FIG. 11 is performed.

即ち、第10図に示したような回転ヘッドを用いると、
第７図（ｄ）に示した基準クロック（37a）は周期が1/2
となって出力され、第11図（ｃ）のようになる。従っ
て、Ｂヘッド（1b）は基準クロック（37a）に対して時
間ｔだけ間隔をおいて、T/4の間磁気テープ（２）に当
接する。この時間ｔはギャップセンター間の周距離Ｌに
比例した期間となる。That is, if a rotary head as shown in FIG. 10 is used,
The reference clock (37a) shown in FIG. 7 (d) has a half cycle.
Is output as shown in FIG. 11 (c). Therefore, the B head (1b) is in contact with the magnetic tape (2) for T / 4 at an interval of time t with respect to the reference clock (37a). This time t is a period proportional to the circumferential distance L between the gap centers.

この場合、イニシャライズ回路（15）により、ブロッ
クカウンタ（16）において、基準クロック（37a）が入
力される毎に計数動作が開始されるので、Ｂヘッド（1
b）が磁気テープ（２）に当接しない期間（51）に記録
信号がＢヘッド（1b）に送られ、この部分のデータは記
録されない。In this case, the initialization circuit (15) starts the counting operation each time the reference clock (37a) is input to the block counter (16).
A recording signal is sent to the B head (1b) during the period (51) in which b) does not come into contact with the magnetic tape (2), and the data in this portion is not recorded.

又、期間（52）においては、記録信号が所定の期間T/
4に出力された後でも、Ｂヘッド（1b）が磁気テープ
（２）上に当接していることを示し、この期間（52）で
は不要な信号が記録される。Further, in the period (52), the recording signal has a predetermined period T /
It is shown that the B head (1b) is in contact with the magnetic tape (2) even after being output to 4, and an unnecessary signal is recorded during this period (52).

これらの現象を避けるため、第10図の回転ヘッドを用
いたシステム専用の記録信号処理系を構成する必要があ
る。In order to avoid these phenomena, it is necessary to configure a recording signal processing system dedicated to the system using the rotary head shown in FIG.

［発明が解決しようとする問題点］従来の回転ヘッド形磁気記録再生装置は以上のよう
に、回転ドラム（３）の小径化を行なうと記録信号発生
時間の変化を伴うので、それぞれの専用の記録信号処理
系回路が必要となり、システムのコストアップを招くと
いう問題点があった。[Problems to be Solved by the Invention] As described above, in the conventional rotary head type magnetic recording / reproducing apparatus, when the diameter of the rotary drum (3) is reduced, the recording signal generation time is changed. A recording signal processing system circuit is required, which causes a problem of increasing system cost.

この発明は上記のような問題点を解決するためになさ
れたもので、従来の記録信号処理系との共用化を計りな
がら回転ドラムの小径化を実現できる回転ヘッド形磁気
記録再生装置を得ることを目的とする。The present invention has been made in order to solve the above problems, and provides a rotary head type magnetic recording / reproducing apparatus capable of realizing a reduction in diameter of a rotary drum while being shared with a conventional recording signal processing system. With the goal.

［問題点を解決するための手段］この発明に係る回転ヘッド形記録再生装置は、回転ド
ラムに相互に近接して取り付けられた２個のヘッドを用
い、複数のディジタル信号を磁気テープ上に順次斜めに
トラックを形成するように記録し、記録された信号を再
生する回転ヘッド形磁気記録再生装置において、回転ド
ラムの回転に応じて発生する信号に基づいて生成される
基準クロックに応答して、ギャップセンター間周距離に
対応する期間に一方のヘッドにより磁気テープ上に記録
されるディジタル信号の数に相当する値を設定する設定
手段と、基準クロックに応答して計数動作を行う計数手
段と、設定手段の設定値と計数手段の計数値との一致を
検出する一致検出手段と、一致検出手段の検出結果に基
づいて、２個のヘッドのうちの少なくとも一方の記録又
は再生タイミングを制御する制御手段とを備えたもので
ある。[Means for Solving the Problems] A rotary head type recording / reproducing apparatus according to the present invention uses two heads mounted close to each other on a rotary drum, and sequentially outputs a plurality of digital signals onto a magnetic tape. In a rotary head type magnetic recording / reproducing apparatus for recording so as to form tracks obliquely and reproducing the recorded signal, in response to a reference clock generated based on a signal generated according to rotation of a rotating drum, Setting means for setting a value corresponding to the number of digital signals recorded on the magnetic tape by one of the heads in a period corresponding to the circumferential distance between the gap centers, and counting means for performing a counting operation in response to a reference clock, At least one of the two heads based on the coincidence detecting means for detecting coincidence between the set value of the setting means and the count value of the counting means, and the detection result of the coincidence detecting means. And a control means for controlling one recording or reproducing timing.

［作用］この発明においては、回転ドラムの回転に応じた基準
クロックにより計数した計数値と、ヘッドのギャップセ
ンター間周距離に対応する期間に一方のヘッドにより磁
気テープ上に記録されるディジタル信号の数に相当する
値との一致検出結果に基づいて、２個のヘッドのうちの
少なくとも一方の記録又は再生タイミングを制御し、ド
ラムの回転に応じて記録又は再生信号を遅延させ、２個
のヘッドが磁気テープ上を走査している期間内に正確に
記録信号を出力する。[Operation] In the present invention, the count value counted by the reference clock corresponding to the rotation of the rotary drum and the digital signal recorded on the magnetic tape by one of the heads in the period corresponding to the circumferential distance between the gap centers of the heads. The recording or reproducing timing of at least one of the two heads is controlled on the basis of the detection result of the coincidence with the value corresponding to the number, and the recording or reproducing signal is delayed according to the rotation of the drum, and the two heads are delayed. Accurately outputs the recording signal within the period in which the magnetic tape is scanning the magnetic tape.

［実施例］以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例の要部を示すブロック図であ
り、（10A）はタイミング発生回路（10）に対応してお
り、（15）〜（17）、（31）〜（33）及び（35）〜（4
1）は前述と同様のものである。又、記録信号処理系の
その他の構成は第６図に示した通りであり、各ヘッド
（1a）、（1b）及び回転ドラム（３）の配置関係は第10
図に示した通りである。更に、トラックフォーマットの
内容は第５図（ａ）及び（ｂ）に示した通りである。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a main part of an embodiment of the present invention, in which (10A) corresponds to a timing generation circuit (10), and (15) to (17), (31) to (33). ) And (35) ~ (4
1) is the same as above. The other construction of the recording signal processing system is as shown in FIG. 6, and the positional relationship of the heads (1a), (1b) and the rotary drum (3) is the tenth.
As shown in the figure. Further, the contents of the track format are as shown in FIGS. 5 (a) and 5 (b).

（61）は入力端子（37）とイニシャライズ回路（15）
との間に挿入された２分周カウンタであり、第11図
（ｃ）に示した基準クロック（37c）を２分周するよう
になっている。(61) is the input terminal (37) and the initialization circuit (15)
It is a divide-by-two counter inserted between and and divides the reference clock (37c) shown in FIG. 11 (c) by two.

（62）はイニシャライズ回路（15）と各分周カウンタ
（32）、（33）、（16）及び（35）との間に挿入された
オアゲートであり、イニシャライズ回路（15）の出力と
アンドゲート（後述する）との論理和をとるようになっ
ている。Reference numeral (62) is an OR gate inserted between the initialization circuit (15) and each of the frequency division counters (32), (33), (16) and (35). The output of the initialization circuit (15) and the AND gate. It is designed to take the logical sum with (described later).

（63）はオアゲート（62）の出力と２分周カウンタ
（35）からのクロック（35a）とが入力される２分周カ
ウンタであり、各カウンタ（32）、（33）、（16）及び
（35）と共に計数手段を構成している。Reference numeral (63) is a divide-by-2 counter to which the output of the OR gate (62) and the clock (35a) from the divide-by-2 counter (35) are input, and each counter (32), (33), (16) and (35) constitutes the counting means.

（65）は２分周カウンタ（63）の出力及びクロック
（35a）が入力されるノアゲートであり、その出力はブ
ロックエリア設定回路（17）及びタイミング生成回路
（36）に入力されている。Reference numeral (65) is a NOR gate to which the output of the frequency division counter (63) and the clock (35a) are input, and the output thereof is input to the block area setting circuit (17) and the timing generation circuit (36).

（66）はノアゲート（65）の出力及び一致検出回路
（後述する）の出力が入力されるアンドゲートであり、
その出力はオアゲート（62）及びタイミング生成回路
（36）に入力されている。(66) is an AND gate to which the output of the NOR gate (65) and the output of the coincidence detection circuit (described later) are input,
The output is input to the OR gate (62) and the timing generation circuit (36).

（67）は各ヘッド（1a）及び（1b）のギャップ間周距
離Ｌ（第10図参照）に比例したブロック数Ｎが入力され
る入力端子、（68）は入力端子（67）から入力されたブ
ロック数Ｎを記憶する記憶回路である。記憶回路（68）
は、回転ドラム（３）の回転に応じて発生する信号に基
づいて生成される第１の基準クロック（31a）に応答し
て、ギャップセンター間周距離Ｌに対応する期間に一方
へのヘッドにより磁気テープ上に記録されるディジタル
信号の数に相当する値を設定する設定手段を構成してい
る。(67) is an input terminal to which the number N of blocks proportional to the circumferential distance L between the gaps of the heads (1a) and (1b) (see FIG. 10) is input, and (68) is input from the input terminal (67). It is a memory circuit for storing the number of blocks N. Memory circuits (68)
Is responsive to the first reference clock (31a) generated based on the signal generated according to the rotation of the rotary drum (3) by the head to one side during the period corresponding to the circumferential distance L between the gap centers. It constitutes a setting means for setting a value corresponding to the number of digital signals recorded on the magnetic tape.

（69）は記憶回路（68）の出力とブロックカウンタ
（16）の計数値（34b）とが入力される一致検出回路で
あり、その一致出力（69a）はアンドゲート（66）に入
力されている。(69) is a match detection circuit to which the output of the memory circuit (68) and the count value (34b) of the block counter (16) are input, and the match output (69a) is input to the AND gate (66). There is.

尚、オアゲート（62）、ノアゲート（65）及びアンド
ゲート（66）は、一致出力（69a）に基づいて各ヘッド
（1a）及び（1b）のうちいずれか一方の記録タイミング
をシフトさせるように計数手段を制御するためのゲート
手段を構成している。又、これらのゲート手段（62）、
（65）及び（66）は、一致検出回路（69）の一致検出結
果即ち一致出力（69a）に基づいて、各ヘッド（1a）及
び（1b）のうちの少なくとも一方の記録タイミング又は
再生タイミングを制御するための制御手段を構成してい
る。The OR gate (62), NOR gate (65) and AND gate (66) are counted so as to shift the recording timing of one of the heads (1a) and (1b) based on the coincidence output (69a). It constitutes a gate means for controlling the means. Also, these gate means (62),
(65) and (66) determine the recording timing or reproduction timing of at least one of the heads (1a) and (1b) based on the match detection result of the match detection circuit (69), that is, the match output (69a). It constitutes a control means for controlling.

次に、第５図、第６図及び第10図、並びに第２図のタ
イミングチャート図を参照しながら、第１図に示したこ
の発明の一実施例の動作について説明する。Next, the operation of the embodiment of the present invention shown in FIG. 1 will be described with reference to the timing charts of FIG. 5, FIG. 6, FIG. 10, and FIG.

第２図において、（ａ）はタイミング生成回路（36）
の出力端子（38）からメモリコントロール回路（８）に
入力されるタイミング信号、「Ｗ」は書き込みモード、
「ENC」は誤り訂正符号が付加されたPCM信号、「Ｒ
（Ａ）」はＡヘッド（1a）で読み出されるPCM信号、
「Ｒ（Ｂ）」はＢヘッド（1b）で読み出されるPCM信
号、（ｂ）は複数のブロック構成信号、（ｃ）は第1RAM
用メモリコントロール信号を時間Ｔだけシフトした制御
信号、（ｇ）は196ブロックで構成されセレクタ回路（1
1）及び（14）により選択されて記録回路（18）に入力
される所望のPCM信号である。In FIG. 2, (a) is a timing generation circuit (36).
Timing signal input from the output terminal (38) of the memory control circuit (8), "W" is the write mode,
"ENC" is a PCM signal with error correction code added, "R
(A) ”is a PCM signal read by the A head (1a),
“R (B)” is a PCM signal read by the B head (1b), (b) is a plurality of block configuration signals, and (c) is the first RAM.
Control signal obtained by shifting the memory control signal for memory by time T, (g) is composed of 196 blocks and is a selector circuit (1
It is the desired PCM signal selected by 1) and 14) and input to the recording circuit (18).

入力端子（31）よりチャネルクロック（31a）が入力
されると、前述と同様に、10分周カウンタ（32）からシ
ンボルクロック（32a）が出力され、36分周カウンタ（3
3）からは、ブロッククロック（33a）が出力される。こ
のときのブロッククロック（33a）は、第２図（ｅ）に
示した通りである。When the channel clock (31a) is input from the input terminal (31), the symbol clock (32a) is output from the divide-by-10 counter (32) and the divide-by-36 counter (3
The block clock (33a) is output from 3). The block clock (33a) at this time is as shown in FIG. 2 (e).

ここで、Ａヘッド（1a）を基準とする記録開始時点t
2、t4、t6及びt8に、入力端子（37）より第11図（ｃ）
に示すような基準クロック（37a）が入力されると、２
分周カウンタ（61）の出力（61a）は第２図（Ｉ）とな
る。Here, the recording start time t based on the A head (1a)
Input terminal (37) at 2, t4, t6 and t8, Fig. 11 (c)
When the reference clock (37a) as shown in 2 is input, 2
The output (61a) of the frequency division counter (61) is shown in FIG.

この出力（61a）は、イニシャライズ回路（15）に入
力され、更にアンドゲート（62）を介して、10分周カウ
ンタ（32）、36分周カウンタ（33）、ブロックカウンタ
（16）、２分周カウンタ（35）及び（63）に入力され、
各カウンタの計数動作を開始させる。This output (61a) is input to the initialization circuit (15), and further, via the AND gate (62), a frequency division counter (32), a frequency division counter 36 (33), a block counter (16), and a frequency division counter (2). Input to the lap counters (35) and (63),
The counting operation of each counter is started.

一方、ブロックカウンタ（16）は、ブロック計数値
（34b）の他に、ブロッククロック（33a）を196分周し
たクロック（34a）を出力し、このクロック（34a）を２
分周カウンタ（35）に入力する。この２分周カウンタ
（35）から出力されるクロック（35a）は、第２図
（ａ）に示される。このクロック（35a）は、更に２分
周カウンタ（63）に入力され、その出力クロック（63
a）は第２図（Ｊ）に示すようになる。On the other hand, the block counter (16) outputs a clock (34a) obtained by dividing the block clock (33a) by 196, in addition to the block count value (34b), and outputs this clock (34a) to 2 times.
Input to the frequency division counter (35). The clock (35a) output from the divide-by-2 counter (35) is shown in FIG. 2 (a). This clock (35a) is further input to the divide-by-two counter (63), and its output clock (63
a) is as shown in FIG. 2 (J).

このとき、Ａヘッド（1a）の記録信号を記録する期間
t2〜t3において、クロック（35a）は、タイミング生成
回路（36）を介して、出力端子（38）よりメモリコント
ロール回路（８）に送られる。At this time, the period for recording the recording signal of the A head (1a)
From t2 to t3, the clock (35a) is sent from the output terminal (38) to the memory control circuit (8) via the timing generation circuit (36).

又、タイミング生成回路（36）は、チャネルクロック
（31a）、36分周カウンタ（33）の計数値（33b）及びブ
ロックカウンタ（16）の計数値（34b）に基づいて、信
号発生回路（13）及び記録回路（18）を動作させるため
のクロックを作成し、出力端子（39）及び（40）よりそ
れぞれ出力する。The timing generation circuit (36) further includes a signal generation circuit (13) based on the channel clock (31a), the count value (33b) of the 36 frequency division counter (33), and the count value (34b) of the block counter (16). ) And a recording circuit (18) are operated to generate clocks, which are output from output terminals (39) and (40), respectively.

一方、ブロックカウンタ（16）の計数値（34b）は、
ブロックエリア設定回路（17）及び出力端子（41）を介
してセレクタ回路（11）及び（14）に入力され、それぞ
れを動作させる。On the other hand, the count value (34b) of the block counter (16) is
It is input to the selector circuits (11) and (14) via the block area setting circuit (17) and the output terminal (41) to operate them.

又、第２図（ａ）に示す２分周カウンタ（35）の出力
クロック（35a）は、Ａヘッド（1a）の記録期間t2〜t3
においては“0"であり、第２図（Ｊ）に示す２分周カウ
ンタ（63）の出力クロック（63a）は“1"であるため、
ノアゲート（65）の出力（65a）は“0"となり、アンド
ゲート（66）の出力は、一致検出回路（69）の一致出力
（69a）によらず“0"となる。Also, the output clock (35a) of the divide-by-2 counter (35) shown in FIG. 2 (a) is used for the recording period t2 to t3 of the A head (1a).
Is 0, and the output clock (63a) of the divide-by-2 counter (63) shown in FIG. 2 (J) is "1".
The output (65a) of the NOR gate (65) becomes "0", and the output of the AND gate (66) becomes "0" regardless of the coincidence output (69a) of the coincidence detection circuit (69).

従って、各カウンタ（32）、（33）、（16）、（35）
及び（63）が、計測動作中にに一致出力（69a）により
初期化されることはなく、Ａヘッド（1a）の記録期間内
t2〜t3に所定の計数動作が行なわれる。Therefore, each counter (32), (33), (16), (35)
And (63) are not initialized by the coincidence output (69a) during the measurement operation, and within the recording period of the A head (1a).
A predetermined counting operation is performed from t2 to t3.

ところが、第11図（ｂ）に示したように、Ｂヘッド
（1b）の記録期間をギャップセンター間周距離Ｌに比例
した時間ｔだけ遅延させる必要があるので、第２図にお
いては、Ｂヘッド（1b）の記録期間を、（t4＋ｔ）〜
（t5＋ｔ）としている。However, as shown in FIG. 11 (b), it is necessary to delay the recording period of the B head (1b) by a time t proportional to the circumferential distance L between the gap centers. Therefore, in FIG. The recording period of (1b) is changed from (t4 + t) to
(T5 + t).

このとき、各出力クロック（35a）及び（63a）は、t4
＋ｔ〜t5＋ｔにおいて“0"となるので、ノアゲート（6
5）の出力（65a）は“1"となる。従って、一致出力（69
a）が“1"となる時刻t4＋ｔにおいて、アンドゲート（6
6）の出力（66a）は“1"となり、オアゲート（62）を介
して各カウンタ（32）、（33）、（16）、（35）及び
（63）に入力され、計数動作中にそれぞれを初期化する
（第２図（ｄ）参照）。At this time, each output clock (35a) and (63a) is t4
Since it becomes "0" from + t to t5 + t, the NOR gate (6
The output (65a) of 5) becomes "1". Therefore, the match output (69
At time t4 + t when a) becomes “1”, the AND gate (6
The output (66a) of 6) becomes "1" and is input to each counter (32), (33), (16), (35) and (63) via the OR gate (62), and is respectively input during counting operation. Are initialized (see FIG. 2 (d)).

こうして、計数値（33b）及び（34b）は、時間ｔだけ
遅延した値をとって、タイミング生成回路（36）に入力
され、タイミング生成回路（36）は、Ｂヘッド（1b）の
記録期間t4＋ｔ〜t5＋ｔに、所定の信号を各出力端子
（38）、（39）及び（40）から出力する。Thus, the count values (33b) and (34b) are delayed by the time t and input to the timing generation circuit (36). The timing generation circuit (36) causes the timing period t4 + t of the B head (1b) to be recorded. A predetermined signal is output from each of the output terminals (38), (39) and (40) at ~ t5 + t.

又、ブロックカウンタ（16）は、時間ｔだけ遅延した
計数値（34b）を、ブロックエリア設定回路（17）に入
力するので、出力端子（41）から出力されるセレクタ回
路（11）及び回路（14）の制御信号も時間ｔだけ遅延さ
れる。従って、Ｂヘッド（1b）の記録期間t4＋ｔ〜t5＋
ｔに、所定の信号が選択されて記録される。Further, since the block counter (16) inputs the count value (34b) delayed by the time t to the block area setting circuit (17), the selector circuit (11) and circuit (11) output from the output terminal (41). The control signal of 14) is also delayed by the time t. Therefore, the recording period t4 + t to t5 + of the B head (1b)
At t, a predetermined signal is selected and recorded.

一方、ノアゲート（65）の出力（65a）及びアンドゲ
ート（66）の出力（66a）は、それぞれブロックエリア
設定回路（17）及びタイミング生成回路（36）に入力さ
れる。これら出力（65a）及び（66a）は、t4〜t5＋ｔに
出力（66a）が“1"になるまで、即ちt4〜t4＋ｔまで
に、不必要な信号が出力端子（38）〜（41）から出力さ
れるのを禁止するのに用いられ、記録信号処理系の誤動
作を防止している。On the other hand, the output (65a) of the NOR gate (65) and the output (66a) of the AND gate (66) are input to the block area setting circuit (17) and the timing generation circuit (36), respectively. These outputs (65a) and (66a) output unnecessary signals from the output terminals (38) to (41) until the output (66a) becomes "1" at t4 to t5 + t, that is, from t4 to t4 + t. It is used to prevent the recording signal processing system from malfunctioning.

次に、時刻t4＋ｔにおいて、一致時“1"の一致出力
（69a）が出力される動作について説明する。Next, the operation of outputting the coincidence output (69a) of "1" at the time of coincidence at time t4 + t will be described.

まず、１トラック（180°回転期間）のブロック数を1
96とし、回転ドラム（３）の半径をｒとしたとき、ギャ
ップセンター間周距離Ｌを表わす式、Ｌ＝２πｒ（Ｎ＋１）/196×２ … を満たすブロック数Ｎを求め、入力端子（67）を介して
記憶回路（68）に入力して記憶させる。First, set the number of blocks per track (180 ° rotation period) to 1
96, and the radius of the rotating drum (3) is r, the number of blocks N satisfying the formula L = 2πr (N + 1) / 196 × 2 ... It is input to the storage circuit (68) via the and stored.

従って、記憶回路（68）の出力（68a）即ちブロック
数Ｎは一致検出回路（69）に入力され、計数値（34b）
と比較される。そして、計数値（34b）がブロック数Ｎ
と一致したときに、一致出力（69a）は“1"となる。こ
のとき、ブロックカウンタ（16）が“0"から“N"まで計
数するのに要する時間はｔとなり、所望の時間ｔだけ遅
延する。Therefore, the output (68a) of the memory circuit (68), that is, the block number N is input to the coincidence detection circuit (69), and the count value (34b)
Compared to. The count value (34b) is the number of blocks N
When it coincides with, the coincidence output (69a) becomes "1". At this time, the time required for the block counter (16) to count from "0" to "N" is t, which is delayed by the desired time t.

磁気テープ（２）が所望のスピードで走行した状態に
おいて、4000rpm（１回転周期T/2）で回転する回転ドラ
ム（３）に取り付けられたＡヘッド（1a）及びＢヘッド
（1b）への記録信号は、各ヘッド（1a）及び（1b）が磁
気テープ（２）に当接する時間T/4に時間軸圧縮され
る。Recording on A head (1a) and B head (1b) attached to a rotating drum (3) rotating at 4000 rpm (1 rotation cycle T / 2) while the magnetic tape (2) is running at a desired speed The signal is time-axis compressed at time T / 4 when each head (1a) and (1b) contacts the magnetic tape (2).

メモリコントロール回路（８）は、t1＋ｔ〜t5＋ｔの
時間Ｔの間、入力端子（５）から入力されたPCM信号をP
CMメモリ（6a）の第1RAMに書き込む。The memory control circuit (8) outputs the PCM signal input from the input terminal (5) during the period T from t1 + t to t5 + t.
Write to the 1st RAM of CM memory (6a).

このPCM信号は、時間t5＋ｔ〜t6に符号化回路（７）
において、誤り訂正信号が付加されて再度第1RAMに書き
込まれ（「ENC」）、時間t6〜t7内でＡヘッド（1a）用P
CM信号として読み出される（「Ｒ（Ａ）」）。又、Ｂヘ
ッド（1b）用PCM信号は、時間t7〜t8で誤り訂正信号が
付加された後、時間t8〜t9＋ｔ内に読み出される（「Ｒ
（Ｂ）」）。This PCM signal is encoded at the time t5 + t to t6 by the encoding circuit (7).
, The error correction signal is added and written again to the first RAM (“ENC”), and within the time t6 to t7, P for A head (1a)
It is read out as a CM signal (“R (A)”). The PCM signal for the B head (1b) is read within the time t8 to t9 + t after the error correction signal is added at the time t7 to t8 ("R
(B) ").

次に、時間軸圧縮されたPCM信号をもとに、第５図に
示すトラックフォーマットの作成、即ちブロック構成の
動作について説明する。Next, the creation of the track format shown in FIG. 5, that is, the operation of the block structure, will be described based on the PCM signal compressed in the time domain.

尚、イニシャライズ回路（15）、タイミング発生回路
（10）及びブロックカウンタ（16）については上述した
ので、ブロックカウンタ（16）の計数値（34b）（第２
図（ｆ）参照）が入力されるブロックエリア設定回路
（17）の動作について説明する。Since the initialization circuit (15), the timing generation circuit (10) and the block counter (16) have been described above, the count value (34b) of the block counter (16) (second
The operation of the block area setting circuit (17) to which FIG.

ブロックエリア設定回路（17）は、計数値（34b）に
対応してセレクタ回路（11）及び（14）に制御信号を出
力し、前述と同様に第５図（ｂ）の複数のブロック構成
信号を選択する。The block area setting circuit (17) outputs control signals to the selector circuits (11) and (14) corresponding to the count value (34b), and the plurality of block configuration signals of FIG. Select.

この発明の構成によれば、第２図（ｂ）又は（ｃ）の
ように、少なくともT/4-tの期間内に符号器（９）（第
６図参照）において誤り訂正符号を付加すればよい。According to the configuration of the present invention, as shown in FIG. 2 (b) or (c), the error correction code is added in the encoder (9) (see FIG. 6) at least within the period of T / 4-t. Good.

又、記憶回路（68）及び一致検出回路（69）を設けた
ので、式で示されるブロック数Ｎを入力するだけでギ
ャップセンター間周距離Ｌを任意に選択でき、ヘッド取
り付け誤差による設定値変更を自由にできる。Further, since the storage circuit (68) and the coincidence detection circuit (69) are provided, the circumferential distance L between the gap centers can be arbitrarily selected only by inputting the number N of blocks shown by the formula, and the set value can be changed due to the head mounting error. Can be freely

更に、メモリコントロール回路（８）が、PCMメモリ
（6a）又はSUBメモリ（6b）からセレクタ回路（11）に
データを伝送する期間内に割り込み処理させる信号を出
力させて符号器（９）からの読み出しを実行するように
すれば、第２図（ｂ）又は（ｃ）のように、「ENC」及
び「Ｒ（Ａ）」、又は「ENC」及び「Ｒ（Ｂ）」の処理
時間を区切らなくても済むようになる。Further, the memory control circuit (8) outputs a signal for interrupt processing within the period of transmitting data from the PCM memory (6a) or the SUB memory (6b) to the selector circuit (11), and outputs from the encoder (9). If the reading is executed, the processing time of “ENC” and “R (A)” or “ENC” and “R (B)” is divided as shown in FIG. 2 (b) or (c). You don't have to.

この発明によれば、例えば、直径15mmの小形回転ドラ
ムに２個のヘッド（1a）及び（1b）を取り付けると共
に、ギャップセンター間周距離Ｌを所望の距離に配置
し、磁気テープ（２）を180°巻き付けて回転ドラム
（３）を4000rpmで回転させた場合、ギャップセンター
間周距離Ｌに対応するブロック数Ｎを記憶回路（68）に
設定しておけば、任意にＢヘッド（1b）の記録期間を遅
延させることができるので、従来の記録信号処理系の共
用化が計れ、回転ドラム（３）の小径化が可能となる。According to the present invention, for example, two heads (1a) and (1b) are attached to a small rotary drum having a diameter of 15 mm, the gap center circumferential distance L is arranged at a desired distance, and the magnetic tape (2) is attached. When the rotary drum (3) is wound at 180 ° and the rotary drum (3) is rotated at 4000 rpm, if the number N of blocks corresponding to the circumferential distance L between the gap centers is set in the storage circuit (68), the B head (1b) can be arbitrarily selected. Since the recording period can be delayed, the conventional recording signal processing system can be commonly used, and the diameter of the rotary drum (3) can be reduced.

尚、上記実施例では、第２図（Ｉ）に示したように、
Ａヘッド（1a）の記録信号が記録開始される時点に相当
する時刻t2、t4、t6及びt8に、回転ドラム（３）の１回
転毎の基準クロック（37a）が入力される場合について
説明したが、この基準クロック（37a）は、回転ドラム
（３）の１回転毎に、いつ入力されてもよい。In the above embodiment, as shown in FIG.
The case where the reference clock (37a) for each rotation of the rotating drum (3) is input at times t2, t4, t6 and t8 corresponding to the time when the recording signal of the A head (1a) starts recording has been described. However, the reference clock (37a) may be input at every rotation of the rotary drum (3).

この場合、基準クロック（37a）の入力時点txとＡヘ
ッド（1a）の記録開始時点t2との差に相当する一定値x₁
と、基準クロック（37a）の入力時点txとＢヘッド（1
b）の記録開時点t4＋ｔに相当する一定値x₂とを記憶回
路（68）に記憶させておく。In this case, a constant value x ₁ corresponding to the difference between the input time tx of the reference clock (37a) and the recording start time t2 of the A head (1a)
And input time tx of the reference clock (37a) and B head (1
A constant value x ₂ corresponding to the recording start time t4 + t in b) is stored in the storage circuit (68).

ここで、時刻txで基準クロック（37a）が入力される
とイニシャライズ回路（15）及びオアゲート（62）を介
して各カウンタ（32）、（33）、（16）、（35）及び
（63）に入力され、計数動作が開始する。Here, when the reference clock (37a) is input at time tx, the counters (32), (33), (16), (35) and (63) are passed through the initialization circuit (15) and the OR gate (62). Is input to, and the counting operation starts.

又、回転ドラム（３）の１回転毎に基準クロック（37
a）が入力されるようにすれば、Ａヘッド（1a）の記録
開始時点t2でブロックカウンタ（16）が一定値x₁を計数
すると、一致検出回路（69）は計数値（34b）が記憶回
路（68）内の一定値x₁と一致したことを示す一致出力
（69a）を出力する。この一致出力（69a）は、アンドゲ
ート（66）及びオアゲート（62）を介して各カウンタ
（32）、（33）、（16）、（35）及び（63）に入力さ
れ、それぞれを初期化して所定のブロック構成動作を開
始させる。In addition, the reference clock (37
If the block counter (16) counts a constant value x ₁ at the recording start time t2 of the A head (1a), the coincidence detection circuit (69) stores the count value (34b). A coincidence output (69a) indicating that the constant value x ₁ in the circuit (68) is coincident is output. The coincidence output (69a) is input to the counters (32), (33), (16), (35) and (63) via the AND gate (66) and the OR gate (62) to initialize them. Then, a predetermined block forming operation is started.

又、Ｂヘッド（1b）の記録開始時点t4＋ｔにおいて
も、同様に、ブロックカウンタ（16）が一定値x₂を計数
すると、一致検出回路（69）は、計数値（34b）が記憶
回路（68）内の一定値x₂と一致したことを示す一致信号
（69a）を出力し、各カウンタ（32）、（33）、（1
6）、（35）及び（63）を初期化して所定のブロック構
成動作を開始させる。Similarly, when the block counter (16) counts a constant value x ₂ at the recording start time t4 + t of the B head (1b), the coincidence detection circuit (69) stores the count value (34b) in the storage circuit (68). The match signal (69a) indicating that the match with the fixed value x _{2 in} () is output, and each counter (32), (33), (1
6), (35) and (63) are initialized to start a predetermined block forming operation.

このとき、アンドゲート（66）の入力の一方即ちノア
ゲート（65）に接続される側を“H"レベルに固定し、入
力端子（37）からの基準クロック（37a）を２分周カウ
ンタ（61）を通さず、直接イニシャライズ回路（15）に
入力すればよい。At this time, one of the inputs of the AND gate (66), that is, the side connected to the NOR gate (65) is fixed to the "H" level, and the reference clock (37a) from the input terminal (37) is divided by two (61). ) And input directly to the initialization circuit (15).

又、各ヘッド（1a）及び（1b）はいずれをＡヘッド又
はＢヘッドとしてもよい。Further, each of the heads (1a) and (1b) may be an A head or a B head.

更に、記憶回路（68）に設定される一定値即ちブロッ
ク数Ｎが整数値であることにより生じるＢヘッド（1b）
との遅延時間ｔの計数誤差を除去するため、第３図に示
すように構成してもよい。Further, the B head (1b) generated when the constant value set in the memory circuit (68), that is, the block number N is an integer value.
In order to eliminate the counting error of the delay time t with the above, the configuration may be as shown in FIG.

この場合、一致検出回路（69）に入力される信号を、
記憶回路（68）の出力（68a）及びブロックカウンタ（1
6）の計数値（34b）のみでなく、36分周カウンタ（33）
の計数値（33b）及び10分周カウンタ（32）の計数値（3
2b）を入力するようになっている。In this case, the signal input to the match detection circuit (69) is
Output (68a) of memory circuit (68) and block counter (1
Not only the count value (34b) of 6), but also the 36 division counter (33)
Count value (33b) and count value of 10-divider counter (32) (3
2b) is to be entered.

従って、各計数値（32b）、（33b）及び（34b）が記
憶回路（68）の出力（68a）と一致したことが検出で
き、時間ｔに相当するブロック数Ｎを更に正確に設定す
ることにより、各ヘッド（1a）及び（1b）の取り付け誤
差の影響をなくすことができる。Therefore, it can be detected that the count values (32b), (33b) and (34b) match the output (68a) of the storage circuit (68), and the number of blocks N corresponding to the time t can be set more accurately. This makes it possible to eliminate the influence of the mounting error of the heads (1a) and (1b).

［発明の効果］以上のようにこの発明によれば、回転ドラムの回転に
応じて発生する信号に基づいて生成される基準クロック
に応答して、ギャップセンター間周距離に対応する期間
に一方のヘッドにより磁気テープ上に記録されるディジ
タル信号の数に相当する値を設定する設定手段と、基準
クロックに応答して計数動作を行う計数手段と、設定手
段の設定値と計数手段の計数値との一致を検出する一致
検出手段と、一致検出手段の検出結果に基づいて、２個
のヘッドのうちの少なくとも一方の記録又は再生タイミ
ングを制御する制御手段とを備え、ドラムの回転に応じ
て記録又は再生信号を遅延させて、２個のヘッドが磁気
テープ上を走査している期間内に正確に記録信号を出力
するようにしたので、従来と同様の記録信号の伝送レー
トで回転ドラムの小形化が実現でき、記録信号処理系の
共用化を保ち且つシステム全体の小形軽量化が可能な回
転ヘッド形磁気記録再生装置が得られる効果がある。[Effects of the Invention] As described above, according to the present invention, in response to the reference clock generated based on the signal generated according to the rotation of the rotary drum, one of the gaps in the period corresponding to the circumferential distance between the gap centers is increased. Setting means for setting a value corresponding to the number of digital signals recorded on the magnetic tape by the head, counting means for performing a counting operation in response to a reference clock, setting values of the setting means and count values of the counting means. And a control means for controlling the recording or reproducing timing of at least one of the two heads on the basis of the detection result of the coincidence detecting means, and the recording is performed according to the rotation of the drum. Alternatively, the reproduction signal is delayed so that the two heads output the recording signal accurately within the period in which the two heads scan the magnetic tape. The rotary head type magnetic recording / reproducing apparatus can be obtained in which the size of the rotating drum can be reduced, the recording signal processing system can be commonly used, and the size and weight of the entire system can be reduced.

[Brief description of drawings]

第１図はこの発明の一実施例の要部を示すブロック図、
第２図はこの発明の一実施例の動作を示すタイミングチ
ャート図、第３図はこの発明の他の実施例の要部を示す
ブロック図、第４図は従来の回転ドラム及びヘッドを示
す配置図、第５図（ａ）は一般的なR-DATのトラックフ
ォーマットの構成を示す説明図、第５図（ｂ）は第５図
（ａ）の内容を示す説明図、第６図は一般的な記録信号
処理系を示すブロック図、第７図は従来の記録信号処理
系の動作を示すタイミングチャート図、第８図は一般的
なR-DATにおけるPCM領域中の１ブロック内のデータ構成
を示す説明図、第９図は従来の記録信号処理系の要部を
示すブロック図、第10図は一般的な小径化回転ドラム及
びヘッドを示す配置図、第11図は第10図の回転ドラムを
用いた従来の記録信号処理系の動作を示すタイミングチ
ャート図である。（1a）……Ａヘッド、（1b）……Ｂヘッド（２）……磁気テープ、（３）……回転ドラム（16）……ブロックカウンタ（31）……入力端子（31a）……第１の基準クロック（32）、（33）、（35）……カウンタ（32b）、（33b）、（34b）……計数値（37）……入力端子（37a）……第２の基準クロック（62）……オアゲート、（63）……２分周カウンタ（65）……ノアゲート、（66）……アンドゲート（68）……記憶回路、（69）……一致検出回路（69a）……一致出力Ｌ……ギャップセンター間周距離Ｎ……ブロック数、x₁、x₂……一定値尚、図中、同一符号は同一又は相当部分を示す。FIG. 1 is a block diagram showing a main part of an embodiment of the present invention,
FIG. 2 is a timing chart showing the operation of an embodiment of the present invention, FIG. 3 is a block diagram showing the essential parts of another embodiment of the present invention, and FIG. 4 is an arrangement showing a conventional rotary drum and head. FIG. 5 (a) is an explanatory diagram showing the structure of a general R-DAT track format, FIG. 5 (b) is an explanatory diagram showing the contents of FIG. 5 (a), and FIG. 6 is a general diagram. FIG. 7 is a block diagram showing a typical recording signal processing system, FIG. 7 is a timing chart showing the operation of a conventional recording signal processing system, and FIG. 8 is a data structure in one block in a PCM area in a general R-DAT. FIG. 9 is a block diagram showing a main part of a conventional recording signal processing system, FIG. 10 is a layout view showing a general diameter-reducing rotary drum and head, and FIG. 11 is a rotation of FIG. It is a timing chart figure which shows operation | movement of the conventional recording signal processing system which used the drum. (1a) …… A head, (1b) …… B head (2) …… Magnetic tape, (3) …… Rotating drum (16) …… Block counter (31) …… Input terminal (31a) …… No. 1 reference clock (32), (33), (35) ... counter (32b), (33b), (34b) ... count value (37) ... input terminal (37a) ... second reference clock (62) …… OR gate, (63) …… Division counter (65) …… NOR gate, (66) …… AND gate (68) …… Memory circuit, (69) …… Match detection circuit (69a)… ... Match output L ... Circumferential distance between gap centers N ... Number of blocks, x ₁ , x ₂ ... constant value In the figures, the same reference numerals indicate the same or corresponding parts.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−2205（ＪＰ，Ａ) 特開昭60−5488（ＪＰ，Ａ) 特開昭62−3410（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A 59-2205 (JP, A) JP-A 60-5488 (JP, A) JP-A 62-3410 (JP, A)

Claims

(57) [Claims]

1. A plurality of digital signals are recorded on a magnetic tape in such a manner that tracks are sequentially formed diagonally by using two heads mounted in proximity to each other on a rotating drum,
In a rotary head type magnetic recording / reproducing apparatus for reproducing a recorded signal, in response to a reference clock generated on the basis of a signal generated according to the rotation of the rotary drum, a period corresponding to a circumferential distance between gap centers is generated. Setting means for setting a value corresponding to the number of digital signals recorded on the magnetic tape by one head, counting means for performing a counting operation in response to the reference clock, set values of the setting means and the counting The coincidence detecting means for detecting coincidence with the count value of the means, and the control means for controlling the recording or reproducing timing of at least one of the two heads based on the detection result of the coincidence detecting means. A rotary head type magnetic recording / reproducing apparatus characterized by the above.